14、FPGA 上 SM3 哈希算法的硬件性能优化与评估

FPGA 上 SM3 哈希算法的硬件性能优化与评估

1. 引言

在当今的信息安全领域，哈希算法起着至关重要的作用，它能够将任意长度的消息转换为固定长度的消息摘要，广泛应用于数据完整性和认证等方面。2010 年 12 月，中国商用密码管理办公室发布了 SM3 哈希算法，作为中国唯一的标准哈希算法，它正逐渐取代其他哈希算法，被集成到大多数商业安全产品中。

目前，硬件性能已成为评估加密算法的重要因素之一。ASIC（专用集成电路）和 FPGA（现场可编程门阵列）是两种常见的用于加密实现的硬件设备。其中，FPGA 由于其可重构性和相对灵活性，近年来越来越受欢迎。

然而，截至目前，关于 SM3 硬件实现的研究成果较少。虽然 SM3 与 SHA - 1 和 SHA - 256 结构相似，但由于其迭代过程中的复杂计算和强数据依赖性，常见的优化技术难以有效应用于 SM3 实现。此外，在未进行特定优化的 FPGA 实现中，寄存器和 LUT（查找表）的使用不平衡，寄存器的使用量远多于 LUT，这不仅增加了面积，还降低了资源利用率。

本文的目标是为 SM3 实现提出新的优化技术，以最小化面积或最大化吞吐量。具体贡献如下：
- 提出紧凑架构 ：用于处理单个消息。与“标准”SM3 实现相比，紧凑架构仅占用 60%的面积，且吞吐量不降低。该架构基于移位初始化和基于 SRL（移位寄存器查找表）的实现等优化技术。
- 提出高吞吐量架构 ：用于交替处理两个并发消息。与标准实现相比，高吞吐量架构将吞吐量提高了 69%，并节省了 17%的面积。与紧凑实现相比，吞吐量提高了 68%，面积仅增加 40%，吞吐