10、时序分析技术：静态代码分析与代码模拟

时序分析技术：静态代码分析与代码模拟

1. 基础概念

在进行时序分析时，需要用到处理器制造商的Verilog数据来创建模型。VHDL（Very High Speed Integrated Circuit Hardware Description Language）可被视为处理器实现的源代码。若时间数据以秒或纳秒为单位，分析还需处理器时钟的相关信息，这取决于所使用的晶体以及处理器时钟单元的配置。

多数情况下，实际的最坏情况执行时间（WCET）无法在有限时间内算出，但能计算出一个保证大于WCET的值X，该分析结果较为安全，可看作是一个安全上限。

2. 静态代码分析

2.1 使用场景

• 保证最坏情况时间 ：在需要保证最坏情况时间时，静态代码分析几乎不可避免，一些安全标准高度推荐使用。
• 自动化WCET验证 ：作为构建过程的一部分，每次软件编译时，静态代码分析会检查某些函数的WCET是否超过预定义的限制，或者WCET的增加是否超过上一版本软件的x%。
• 运行时优化 ：若评估足够详细，静态代码分析可用于运行时优化。

例如，aiT是一款静态代码分析工具，它能对函数进行分析。在分析结果中，蓝色框显示源代码片段，路径上的白色框表示相应路径的最大执行次数。若可执行文件包含死代码，对应代码块将显示为灰色，并在相应路径上出现 “Infeasible”。函数的最长执行路径（WCET路径）会以粉色突出显示，并带有蓝色或绿色箭头，蓝色箭头标记常规执行路径，绿色