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RSS订阅原创 固态硬盘（SSD）内部详细结构
对于关心SSD的人来说，你可能知道固态硬盘的速度是普通机械硬盘的几倍，能够有效提高计算机的开关机速度，也能解决计算机卡顿的问题让我们简单谈谈固态硬盘的发展历程以及目前固态硬盘行业的市场格局，这些是相对较大、宏观的内容。今天，我们将从微观角度出发，重点分析固态硬盘本身，通过简单分析固态硬盘的内部和外部结构，让更多的人了解固态硬盘的构成。机械硬盘利用磁性来记录数据，类似于我们小时候用来听音乐的磁带。如果我们需要找到某一条数据，硬盘将转动到信息记录的位置，磁头会感应磁性并读取数据。
2025-02-20 15:11:18
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原创 NTO和MPW
MPW主要用于早期的设计验证和成本控制，而NTO则是设计定型后的首次全掩膜验证性流片，介于工艺调优和大规模生产之间的重要步骤。通过这两步，可以有效地从设计验证过渡到大规模生产。
2024-10-11 16:33:21
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原创 《集成电路静态时序分析与建模》读书笔记
静态时序分析(static timing analysis，STA)是分析、调试并确认一个门级系统设计时序性能的比较彻底的方法。在门级电路设计过程中，为得到一个最佳的电路设计，在结构逻辑、电路布局布线等方面，时序分析起着关键性的作用。静态时序分析既要检验门级电路的最大延迟、以保证电路在指定的频率下能够满足建立时间的要求，同时又要检验门级电路的最小延迟、以满足保持时间的需求。芯片的设计只有通过了静态时序分析才能真正完成，甚至在从逻辑综合开始后的每一个设计步骤的结果都需要满足或部分满足时序的要求。
2024-10-10 15:52:08
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原创 LVS（Layout versus schematic）比的是什么？
LVS不是一个简单地将版图与电路原理图进行比较的过程，它需要分两步完成。第一步“抽取”，第二步“比较”。首先根据LVS提取规则，EDA 工具从版图中抽取出版图所确定的网表文件；然后将抽取出的网表文件与电路网表文件进行比较。需要说明的是：抽取的网表为品体管级的SPICE网表，而电路网表为门级的Verilog网表，该门级网表需要结合SPICE模型/CDL模型转化为SPICE网表，才能与抽取的网表进行逻辑等效性比对。
2024-03-28 11:01:14
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原创 《数字集成电路物理设计》学习笔记：第一章_集成电路物理设计方法（持续更新中）
集成电路数字系统芯片的设计，从系统设计、功能验证和逻辑综合到物理实施，每阶段的重要性已经越来越被人们认识。然而，关于集成电路设计，目前非常缺少侧重于工程内容的教材和参考书籍，尤其是关于物理实施过程、设计方法和设计流程，以及实施细节、相互间的内在依赖关系等方面。近十年来，从深亚微米到纳米设计中出现了许多新技术方案和设计流程，人们迫切需要有关专著进行讲解。今天的数字集成电路设计显然要比十年前或者五年前复杂得多，过去人们将数字集成电路的物理设计与实施简称为后端设计，或被解释为逻辑综合、布局与布线三步曲。事实上
2024-03-21 10:53:42
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原创 什么是Top文件？什么是行为模型（behavioral model）？
在前端设计流程中，top.v 文件通常指的是顶层的Verilog文件。这个文件的命名约定（top）表示它在设计层次结构的最顶端，即它是顶层模块或顶层实体的代码表示。在硬件描述语言（HDL）中，顶层模块是指包含所有其他子模块的模块，它将这些子模块互相连接起来，形成完整的电路。Top文件的功能和特点模块实例化（Module Instantiation）:top.v 文件中，设计的所有子模块（如处理器核心、内存接口、I/O端口等）将被实例化。顶层文件定义了子模块间的连接方式。
2024-03-11 16:25:20
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原创 芯片设计流程中的def文件
在实际的DEF文件中，每个部分都包含了与实际设计相关的详细信息，这个模板只展示了每个部分的基本结构。在实际应用中，DEF文件通常由EDA（电子设计自动化）工具在完成布局（Placement）和布线（Routing）步骤后自动生成，在集成电路设计中，DEF（Design Exchange Format）文件的模板具体内容会依设计的复杂性和特定需求而变化。简而言之，LEF文件提供了单元的物理特性和规则，而DEF文件使用这些规则来确定单元。)文件描述了特定设计中所有物理元素的精确放置和连线信息。
2024-03-11 16:16:11
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原创 ESD Clamp cell是什么？
ESD CLAMP cell（静电放电钳位单元）是一种专门设计来保护集成电路（IC）免受静电放电（ESD）损害的电路元件。静电放电是在电子设备的组件之间或内部发生的突然电流放电，它可能会损坏电路或降低其性能。通过在设计阶段集成ESD CLAMP cells，可以显著提高产品的可靠性和耐用性，减少因ESD造成的故障和退货。ESD CLAMP cells在几乎所有需要ESD保护的IC设计中都非常重要。工作而不影响电路性能的ESD保护解决方案变得越来越有挑战性。，这些领域的电路对ESD特别敏感。
2024-03-05 11:22:50
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原创 芯片后端的APR是指什么？
在当今EDA（电子设计自动化）工具高度发展的背景下，手动摆放单元格并绘制连线已经变得不切实际。因此，利用自动化工具进行芯片设计已成为必要。芯片后端已渐渐被APR这一称呼代替了，因为没有办法绕开EDA tool去手动PR，都是auto PR了。APR的过程主要包括四个步骤：布局规划（Floorplan）、单元摆放（Placement）、时钟树综合（CTS，Clock Tree Synthesis）和绕线（Route）。这些步骤共同构成了芯片物理设计的核心。
2024-03-05 10:54:10
3010
原创 Clock uncertainty的通俗解释
在这篇短文里，我会分别用专业和通俗（比如举例子）的语言解释一下下面出现的专业术语各是什么意思，以及这句话整体的含义：clk uncertainty 组成： PLL jitter （cycle to cycle的因素）+network nosie（PSIJ的影响）。
2024-03-05 10:46:35
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原创 车规级芯片产业白皮书（中国-2023年）
汽车芯片也遵循一般芯片的设计、制造和封测的流程。1.2 汽车芯片产品种类控制类：如MCU，实现动力、底盘、车身、仪表的基板功能控制；计算类：如GPU，实现SoC，智能驾驶领域的AI计算功率类：如IGBT，实现电压、电流转换传感类：如红外、超声波、激光，获取车身和外界的物理信息存储类：如DRAM、SRAM、NAND，存储数据电源管理类：如LDO、PMIC，车载电子设备的电源供给通信类：如射频、卫星定位、蓝牙、wifi，汽车内部与外界的通信信息安全类：如eSIM，数据安全。
2024-02-28 15:58:17
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原创 【学习笔记】Serdes中的高速接口设计
深入了解信号与信道的交互方式，及其带宽限制特性对信号产生的影响在频域和时域的体现。据此结合信道的衰减特性，确定设计目标参数，以及指导接口电路的设计和信道仿真模型的选取。2) 针对性地研究了几种带宽拓展技术和均衡技术，对其电路特性和应用条件进行了分析和比较。为本文特定工艺条件下的高速收发器的设计提供了技术支持。3) 根据 0.13μm CMOS 工艺的具体条件，在发射端中采用了前馈源极跟随器和后馈源极跟随器，以及具有阻抗匹配和电感峰化的CML（电流模）驱动器。在接收器中，采用了具有电感峰化和电
2024-02-26 18:10:16
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原创 学习笔记《Inside NAND Flash Memories》--第二章
2.2.4 引脚分配2.3.1 读操作Read function的作用是。为了实现此目标，。在执行读算法所需时间后，NAND device输出data sequence。基于，NAND）能够理解host何时发出命令/地址，或何时应该执行数据输出。--命令周期：CLE为高--Fig.2.11显示了，如果CLE为高，则CI识别为Cmd cycle，此时，DQs上的8-bit value代表命令代码。--地址周期：ALE为高--Fig.2.12显示了。
2023-11-23 16:25:56
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原创 什么是standard cell (标准单元) ？
Standard cell，标准单元，或者简称cell，是数字芯片后端最基本的概念之一。我们为何要设定标准单元呢，以及这些cell是怎么应用到我们的后端设计中的呢？
2023-09-05 14:12:11
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原创 芯片常见测试手段：CP测试和FT测试
芯片测试是极其重要的一环，有缺陷的芯片能发现的越早越好。在芯片领域有个十倍定律，从设计-->制造-->封装测试-->系统级应用，每晚发现一个环节，芯片公司付出的成本将增加十倍！！！所以测试是设计公司尤其注重的，如果把有功能缺陷的芯片卖给客户，损失是极其惨重的，不仅是经济上的赔偿，还有损信誉。因此芯片测试的成本也越来越高！
2023-08-10 17:50:24
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原创 集成电路技术与产业发展
一、集成电路的发明与技术进步1.1 集成电路与集成电路产业，Integrated Circuit（IC）1.1.1 集成电路的概念1.1.2 集成电路的发明1.1.3摩尔定律1.1.4 集成电路经营模式1.1.5 集成电路工艺的进步1.2 电子管、晶体管的发明与应用1.2.1 电子管的发展1.2.2 晶体管的发展1.3 集成电路的发明1.4 集成电路产业中信息获取、存储与处理的里程碑1.4.1 集成电路在信息获取领域的发展1.4.2集成电路在微机电系统..
2022-07-22 14:51:58
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原创 【详细】芯片设计全流程（包括每个流程需要用到的工具以及需要参与的工作人员）
一颗芯片的诞生经历了设计、制造和测试（分别对应集成电路产业链的设计业、制造业和封测业），而每一步都包含了复杂的步骤和流程。图0-1 集成电路产业链现在，我们重点介绍芯片设计的全流程以及每个流程需要用到的设计工具和需要参与的工作人员。一、IC设计分类首先对IC设计的分类做个介绍，如图1-1所示。图1-1 IC设计分类如图1-1所示，IC设计可以粗分为数字IC设计和射频/模拟IC设计，数字IC设计又可分为ASIC设计和FPGA/CPLD设计，此外还有一部分IC设计.
2022-05-09 21:49:14
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原创 数字IC设计工程师笔试面试经典题
说明：文章来源于： 数字IC设计工程师笔试面试经典100题_TroubleMaker-优快云博客_数字ic设计面试题（经过本人加工和补充图片）1：什么是同步逻辑和异步逻辑？答：同步和异步描述的是时钟的关系；同步——时钟之间关系确定；异步——时钟的关系无法确定；同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的
2021-09-24 15:10:44
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原创 数字IC笔试面试常考问题及答案
来源：知乎链接：https://zhuanlan.zhihu.com/p/261298869提示：以下为个人笔试和面试的总结，可能不具备通用性。因为我并没有总结所有不会的问题。最典型的就是总线类，这类问题常考，但是我基本都没用过，问到了也是如实回答，面完了我也没有去学。基础知识原理务必理解透彻。 锁存器的结构-DFF的结构-建立保持时间-亚稳态-STA-CDC。 亚稳态的成因，危害，解决方法。 建立保持时间的计算，违例的Fix，流片前和流片后。还有复位..
2021-09-20 15:53:25
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原创 使用任意一种编程或脚本语言（C，Verilog，SystemVerilog，shell，perl，Python）实现32位十六进制转化为二进制数（如abcd0123-＞1010101111001101
#include <stdio.h>#include <stdlib.h>#include <string.h>void HextoTwo(int num){ int res; int i = 0; char buf[BUFSIZ][5] = {"0000"}; char reference[16][5] = {"0000","0001","0010","0011",\ "0100",...
2021-09-13 17:22:59
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原创 上拉电阻和下拉电阻
一、为什么要上拉or下拉？在数字逻辑电路中，一个信号不是0，就是1。正是因为这样，数字电路的设计才简单，可靠。通常，用电压5v（或者接近5V）代表 on 开状态，代表高电平，对应状态 1。用电压0v （或者接近0v）代表off关状态，代表低电平，对应状态0。有些开发板是基于3,3V的，因此使用3.3V作为高电平。那么试想如果一个线路中的电压处于不确定的状态（例如一个引脚不和任何其它回路连通时），那我们就说它的电压是浮动的，他会随着时间不断变化、跳动，而且很容易受到外界环境的影响。处于这种不确
2021-08-26 17:16:48
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原创 建议收藏：不能不刷的100道数字IC笔/面试题！
一、IC设计流程及相应EDA开发工具 前端设计（逻辑设计） 1、规格制定 根据客户需求（具体的功能和性能要求）制定芯片规格Spec 2、详细设计 设计方案，具体实现架构，模块划分 3、HDL编码 将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码；工具：SUMMIT 公司的VISUALHDL、Altera的Quartus 4、仿真验证——前仿真 检验编码设计的正确性，检验的标准就是第一步制定的规格
2021-08-16 22:34:35
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原创 模拟电子技术最终章——直流电源：整流+滤波+稳压（知识点归纳总结及例题详细分析）LDO与DCDC详解
学完本章你应该会的问题：如何将 50 Hz、220 V 的交流电压变为 6 V 的直流电压?主要步骤是什么? 220 V 的电网电压是稳定的吗?它的波动范围是多少? 220 V 交流电压经整流后是否输出 220 V 的直流电压? 将市场销售的 6 V 直流电源接到收音机上，为什么有的声音清晰，有的含有交流声? 对于同样标称输出电压为 6 V 的直流电源，在未接收音机时，为什么测量输出端子的电压，有的为 6 V，而有的为 7～8 V?用后者为收音机供电，会造成收音机损坏吗? 要使一个有效值为 5.
2021-08-16 20:24:43
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原创 数字电路中的锁存器（latch）和各种触发器（flip-flop）
电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。 有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发，可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。一、SR 锁存器(保持电路状态，具备记忆功能)SR 锁存器是各种触发器电路的基本构成部分。与触发器的区别之一是输出是由输入的置1或置0信号直接完成的，而不需要触发信号的触发。1、SR 锁存器工作原理用或非门..
2021-08-10 22:33:46
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原创 【长篇肝文7万字】模电/数电/单片机/计算机组成原理/电力电子常见笔试/面试题（合集）未完更新ing
一、模拟电子电路1、基尔霍夫定理的内容基尔霍夫定律包括电流定律和电压定律电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。 电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。2、描述反馈电路的概念，列举它们的应用。2.1 反馈的定义：什么是电子电路中的反馈呢?在电子电路中，将输出量（输出电压或输出电流）的一部分或全部通过—定的电路形式作用到输入回路，用来影响其输入量（放大电路的输入电压或输入电流）的措施称为反馈。2.2
2021-08-08 08:57:38
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原创 数字IC设计知识点及综合题详解（提前批、秋招必刷基础题）——（四）亚稳态、跨时钟域（CDC）处理方法及其编程仿真代码
一、什么是跨时钟域？影响是什么？1、时钟域假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如图所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。2、单时钟域（同步时钟域）单时钟设计 （更确切地说，也就是同步设计） 如下图所示。在单时钟域中，有单个时钟贯穿整个设计。同多时钟设计相比，这样的设计更易于实现，并且更少产生与亚稳态、建立和保时间违背方面的问题。3、跨时钟域（
2021-08-05 22:47:40
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原创 数字IC设计知识点及综合题详解（提前批、秋招必刷基础题）——（三）MUX的结构和Glitch free 无毛刺的MUX
目录1、二选一MUX的真值表2、逻辑框图与逻辑表达式3、组成结构二、Glitch free 无毛刺的MUX1、利用MUX实现时钟切换毛刺出现原因：2、时钟无缝切换方法3、不相关时钟的无缝切换1、二选一MUX的真值表输入为din0、din1，控制为sel，输出为doutsel dout 0 din0 1 din1 2、逻辑框图与逻辑表达式逻辑表达式：3、组成结构使用与门、或门、反相器来构造二选一M...
2021-08-05 17:42:29
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原创 数字IC设计知识点及综合题详解（提前批、秋招必刷基础题）——（二）时序分析基础（Slack、Setup、Hold、Jitter、Skew、亚稳态）异步复位，同步释放
时序分析基础（Slack、Setup、Hold、Jitter、Skew、亚稳态）一、常见名词1.1 时钟偏移Skew1.1.1Skew出现的原因因时钟线长度不同或负载不同，导致时钟到达相邻单元的时间不同，这个时间上的偏差就叫时钟偏移SKEW。 在上图中的Tskew=Tclk2-Tclk11.1.2 Skew解决方法偏移会一直存在Skew 问题的解决方法就是：设计中的主要信号应该走全局时钟网络..
2021-08-04 22:10:55
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原创 数字IC设计知识点及综合题详解（提前批、秋招必刷基础题）——（一）无符号变量/有符号变量的运算
目录一、 无符号数表示范围：0~2^N-1，表示形式：原码1.1 高位溢出赋给一个位宽不够的数1.1.1 n位add1 + n位add2 赋给 n位sum（有进位导致溢出）1.1.2 n位add1 + n位add2 赋给 n-1位sum（有无进位 都会溢出）1.2 高位溢出赋给一个位宽足够的数1.2.1 n位add1 + n位add2 赋给 n+1位sum（sum的位宽刚刚好）1.2.2 n位add1 + n位add2 赋给 n+2位sum（sum的位宽多一位，会扩位，最..
2021-08-04 20:49:09
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原创 数字IC常考题（单选、多选、编程）
参考资料FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试 - 知乎 (zhihu.com)FPGA/数字IC秋招笔试面试002——FPGA设计的面积优化和速度优化（2022届） - 知乎 (zhihu.com)IC/FPGA系统设计的速度和面积优化_Arist.-优快云博客_面积优化和速度优化一、单选题关于跨时钟域电路的设计，以下说法正确的是:A: 信号经两级D触发器同步后即可进行跨时钟域传递B: 跨时钟域电路存在亚稳态风险，最好避免使用C: 跨时钟域电路..
2021-07-27 11:44:24
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原创 时钟分频器（整数分频器+50%占空比的奇数分频器+非整数分频器）
一、整数分频器整数分频可以用Moore状态机很容易地实现，如下图：当然，也可以使用计数器cnt对时钟上升沿进行计数，当cnt的值为0-3时，输出为1，cnt的值为4-6时，输出为0；但是这样简单的逻辑无法产生50%占空比的奇数分频输出。二、具有50%占空比的奇数分频理论分析：产生具有50%占空比的奇数分频时钟最简单的方式是以期望输出频率的一半生成两个正交相位时钟（相位差为90°）， 然后将这两个波形异或得到输出频率。由于存在固定的90°相位差，每次异或输入只有一端会变化，这样有
2021-07-24 21:29:45
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原创 触发器建立时间和保持时间的关系（含题目详解）
参考文献：建立时间和保持时间关系详解 - Lilto - 博客园 (cnblogs.com)建立时间、保持时间、传播延时、组合逻辑延时都是什么呢？_weixin_34402090的博客-优快云博客一、定义1、建立时间（setup time）指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；如果不满足建立时间要求，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器，或者说，该数据就会被永
2021-07-23 22:27:38
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原创 数字IC笔试题——接口转换电路（串行输入/并行输出寄存器）
题目如下：用Verilog 设计一个接口转换电路，接口timing如下图所示，假设clka频率为clkb频率的两倍（不同源，注意图中clock关系仅为示意），且两次有效访问（wra_n）的间隔时间足够长。方法一按照传统的串行输入/并行输出寄存器来解决，不考虑满时钟域到快时钟域的同步打拍问题。源代码：module chuan_bing( input clka,clkb,//clka串行输入时钟，clkb并行输出时钟 input da,//串行输入数据 input rst_n,/.
2021-07-23 11:01:57
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原创 同步（单时钟）、异步（双时钟）FIFO的Verilog HDL实现（含Testbench仿真代码）
参考资料：《FPGA自学笔记——设计与验证》；《硬件架构的艺术》；《Verilog HDL数字集成电路高级程序设计》等链接：一、FIFO的定义和应用场景FIFO（First in First Out）是一种先进先出的数据缓冲器，通常用于接口电路的数据缓存。与普通存储器的区别是没有外部读写地址线，可以使用两个时钟分别进行读和写操作。FIFO只能顺序写入数据和顺序读出数据，其数据地址由内部读、写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。二、FIFO的
2021-07-21 17:47:35
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原创 两种方式实现序列检测：三段式状态机、移位寄存器+比较器（含testbench激励代码）
问题引入：实现串行序列10110的检测，输出为高则表示检测到。方法1：状态机实现拓展：一段式、二段式、三段式状态机；参考链接：verilog状态机：一段式，两段式，三段式_miaomiaofine_新浪博客 (sina.com.cn)总结：状态机应包含三个部分：①状态转移部分（现态、次态转换顺序）、②判断状态转移条件（不同输入对状态转换的影响）、③输出状态（状态或输入对输出的影响）一段式：一个always块——①、②、③都放在一起；二段式：两个always块——一个always.
2021-07-20 11:11:24
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原创 脉冲信号的频谱分布（通过示波器观察与验证占空比与各阶频率分量幅值的关系）
1、理论推导矩形脉冲（单脉冲）的波形如右图所示。其傅氏变换为：因为矩形脉冲是偶函数，它的频谱是实函数，可以将幅度频谱和相位频谱画在一幅图中，如下图所示。幅度频谱：频宽：或以上频谱图是对时域连续非周期的信号，故其频域是非周期连续的；实际上示波器处理的都是连续周期信号，故通过示波器观察到的频谱图，应是非周期离散信号，即如下所示：离散抽样函数Sa(x)：2、波形与占空比的关系：根据幅度频谱：可以看出脉冲的占空比τ影响幅值和频宽大小（或第一...
2021-07-15 21:13:50
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原创 2022届FPGA/数字IC秋招笔试面试汇总帖（题目来源：FPGA探索者）
001——什么是STA静态时序分析，有什么作用？STA静态时序分析（Static Timing Analysis）（1） 静态时序分析是一种验证数字集成电路时序是否合格的验证方法；（2） 静态时序分析的前提是同步逻辑设计（重要！），不能分析异步电路；（3） 静态时序分析工具计算路径延迟的总和，并比较相对于预定义时钟的延迟；（4） 静态时序分析仅关注时序间的相对关系，而不是评估逻辑功能；（5） 静态时序分析对所有的时序路径进行错误分析，不需要使用测试向量激活某个路径（与时序仿真的不同点
2021-07-15 16:38:34
7180
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Wavelet Transform小波去噪算法
2021-11-25
基于FPGA使用Verilog HDL实现的DDS系统
2020-12-11
频率合成器汇报PPT
2020-09-07
ADF5355控制PPT
2020-09-07
可编程的矩形波-信号发生器
2020-06-21
Switch_Delay_V2.zip
2020-06-11
假设停车场只有一个入口和一个出口，利用两对光电传感器检测车辆的进出情况
2020-06-11
当开关转换状态的时候会有一个反应延迟的问题
2020-06-11
pwm 和 LED 调光器
2020-06-11
秒表系统设计 将实例中的秒表和数码管显示控制器进行模块化设计，设计一个实际中用到的秒表系统 上传模块化设计程序结果和仿真结果
2020-06-11
跑马灯或者流水灯电路设计 跑马灯或者叫“流水灯”：实现 LED 灯的循环移动
2020-06-11
用 case 语句写出比较电路： 推出一个 2 位较大数判断电路的真值表
2020-06-11
双优先编码器 该器件返回最高优先级和次最高优先级请求代码
2020-06-11
GrayCode_trans.zip
2020-06-11
基于Verilog HDL的举重比赛裁判逻辑
2020-05-17
【光电探测】激光导航.pptx
2020-02-08
【激光导航】总结报告.docx
2020-02-08
自在现模形成过程--Fox-Li数值迭代法.doc
2019-11-06
2018年全国大学生电子设计竞赛安徽赛区特等奖“TI杯”获奖作品--灭火飞行器
2019-04-07
STM32 摄像头识别 舵机控制
2018-07-17
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