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例如：以上就是今天要讲的内容，本文仅仅简单介绍了pandas的使用，而pandas提供了大量能使我们快速便捷地处理数据的函数和方法。

If 语句具有优先级，当if下的条件不满足时才执行else后面的部分。而case语句是并行的，没 有优先级，这在两者综合出来的 RTL 视图中可以明显的观察出来。但由于现在的仿真和综合工具已 经足够强大，最后综合后的结果if..else...与case...语句其实并无不同，只不过是两种不同的实现方式 而已，因此基本上不用考虑这两者间的区别。在不影响功能的前提下设计师不需要做局部的优化工作， 例如不需要考虑 if/case 语句的资源耗费差异、不需要考虑优化电路。

此处错误应为reg [1:0] cnt;,cnt应为2比特

一、综述关系运算符有：：>（大于）、=（不小于）、<=（不大于）、== （逻辑相等）和！ = （逻辑不等）。关系操作符的结果为真（1）或假（0）。如果操作数中有一位为x或z，那么结果为x。例：23 > 45 ：结果为假（0 ）。52 < 8'hxFF：结果为x 。如果操作数长度不同，长度较短的操作数在最重要的位方向（左方）添0 补齐。例如：'b1000 > = 'b01110 等价于：'b01000 > = 'b01110，结果为假（0）。在逻辑相等与不等的比较中，只要一个操作数含有x 或z，比较结果为未知

在Verilog HDL语言中有下面几种按位运算符：~（一元非）：（相当于非门运算）&（二元与）：（相当于与门运算）|（二元或）：（相当于或门运算）^（二元异或）：（相当于异或门运算）1.逻辑运算符和位运算符有什么区别呢？将逻辑与“&&”和按位与“&”进行对比可以看出，逻辑与运算符的运算只有逻辑真或逻辑假两 种结果，即1或0；而“&”是位运算符，用于两个多位宽数据操作。对于位运算符操作，两个数按 位进行相与、相或或者非。

一、硬件演示在Verilog HDL 语言中存在3种逻辑运算符，它们分别是：（1）&& 逻辑与；（2） | | 逻辑或；（3）!逻辑非。先！，再算数运算符，再 && 和 ||。2.

一、1. 根据“人的常识”，预计结果的最大最小值，从而确定结果的信号位宽。2. 将加数、减数等数据，位宽扩展成结果位宽一致。3. 按二进制加减法进行计算。t=P1C7t=P1C7Verilog语言基础学习（侧重于设计用的语法）https://blog.youkuaiyun.com/hjh12138/category_12922686.html。

所以，在设计代码中，一般不使用除法和求余。在算法中会想各种办法来避免除法和求余操作。 因此在数字信号处理、通信、图像处理中会发现有大量的乘法、加减法等，却很少看到除法和求余运 算。但在仿真测试中是可以使用除法和求余的，因为其只是用于仿真测试而不用综合成电路，自然也 就不需要关心占用多少资源了。

数字进制一、数字表示方式常用格式：<位宽>’<基数><数值>，如4’b1011 （四位 二进制 1011）位宽（可选）基数（十进制可以不写）数值（得符合基数“进制”）X态：称之为不定态，其常用于判断条件，从而告诉综合工具设计者不关心它的电平是多少，是 0还是1都可以。但建议所有信号都不应该处于不定态，写清楚其是0 还是1，不要给设计添加“思考”的麻烦。Z 态：一般称之为高阻态，表示设计者不驱动这个信号（既不给0也不给1），通常用于三态门 接口当中。建议各位在进行设计时不要在FPGA内部使用高阻态“z”，因为

【代码】第一章：综合与仿真。

就是C语言的模块化，可以通过添加在一个项目中多次使用（不用重复写）模块例化一定要按照名字关联。模块例化。

线网类型和寄存器类型在always语句中进行描述的必须使用reg类型的变量

每个assign是独立的。