第五章：数字进制

Verilog语言基础学习（侧重于设计用的语法）

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前言

数字进制

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一、数字表示方式

常用格式：<位宽>’<基数><数值>，如4’b1011 （四位 二进制 1011）

位宽（可选）

基数（十进制可以不写）

数值（得符合基数“进制”）

二、二进制

三、不定态

X态：称之为不定态，其常用于判断条件，从而告诉综合工具设计者不关心它的电平是多少，是 0还是1都可以。

但建议所有信号都不应该处于不定态，写清楚其是0 还是1，不要给设计添加“思考”的麻烦。

四、高阻态

Z 态：一般称之为高阻态，表示设计者不驱动这个信号（既不给0也不给1），通常用于三态门 接口当中。

建议各位在进行设计时不要在FPGA内部使用高阻态“z”，因为没有必要给自己添加“思 考”的麻烦。当然，如果设计中使用了高阻态也不会报错，也可以实现功能。 总的来说高阻态“z”是表示“不驱动总线”这个行为，实际上数字电路就是高电平或者低电平， 不存在其他电平的情况。

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总结