第十一章 条件运算符

Verilog语言基础学习（侧重于设计用的语法） 

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前言

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一、综述

二、三目运算符

1.条件表达式的作用实际上类似于多路选择器

2.条件运算符可用在数据流建模中的条件赋值，这种情况下条件表达式的作用相当于控制开关

3.条件运算符也可以嵌套使用，每个“真表达式”和“假表达式”本身就可以是一个条件表达式

三、if语句

四、case语句

五、选择语句

经验总结：在实际工程中可以多使用选择语句vect[a +: b]或 vect [a -: b]的形式来进行代码编写，这将有助于精简设计代码。

六、经验总结

If 语句具有优先级，当if下的条件不满足时才执行else后面的部分。而case语句是并行的，没 有优先级，这在两者综合出来的 RTL 视图中可以明显的观察出来。但由于现在的仿真和综合工具已 经足够强大，最后综合后的结果if..else...与case...语句其实并无不同，只不过是两种不同的实现方式 而已，因此基本上不用考虑这两者间的区别。在不影响功能的前提下设计师不需要做局部的优化工作， 例如不需要考虑 if/case 语句的资源耗费差异、不需要考虑优化电路。只有在影响功能（即时序约束 报错）的前提下，根据提示对电路进行优化。

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总结