verilog 不定态(X态)传播

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于 2022-03-07 17:25:37 首次发布

这篇博客讨论了Verilog语法中if-else和case语句不处理X态的问题，指出在仿真时这可能导致调试困难。文章建议使用assign结合条件表达式来替代，因为它们在遇到X态时会进行按位计算。同时，介绍了VCS编译选项-xprop的三种模式：vmerge（乐观）、tmerge（实际电路表现）和xmerge（悲观）。通过配置xprop.cfg文件可以控制X态传播。博客还提及了如何使用这些选项来更精确地模拟X态行为。

verilog语法中if else 和case语句是不能传递x态的。if(1'bx)会默认为0即false，对于case(1'bx)，如果有默认default的分支语句，则会匹配到default的语句，如果没有default语句则不会匹配到任何语句。如下代码和波形：

module top_module();
 
    reg sel;
    reg [1:0]out1;
    reg [1:0]out2;
    reg [1:0]out3;
    wire [2:0]out4;
    reg [2:0]out5;
    
    `probe(out1);
    `probe(out2);
    `probe(out3);
    `probe(out4);
    `probe(out5);
    `probe(sel);
    initial `probe_start;
    
    initial begin
        sel<=0;
        #10;
        sel<=1;
        #10;
        sel<=0;
        #10;
        sel<=1'bx;
        #10;
        $finish;
    end
    
    always @(*)begin
        if (sel)
            out1 = 2'b11;
        else 
            out1 = 2'b00;
    end
    always @(*)begin
        case (sel)
            1'b1: out2 = 2'b11;
            1'b0: out2 = 2'b00;
            default: out2 = 2'b01;
        endcase
    end
 
    always @(*)begin
        case (sel)
            1'b1: out3 = 2'b11;
            1'b0: out3 = 2'b00;
        endc