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RSS订阅原创 Verilog 中 task 的语法，及使用 task 来完成模块的 testbench
本文阐述了 Verilog 中 task 的语法，并使用 task 完成了样例模块 testbench 的编写。...
2020-09-15 10:46:42
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原创 Verilog 实现斐波那契数列
题目要求使用 Verilog 写一个产生斐波那契数列的电路，要求每个时钟上升沿输出一个数。代码实现`timescale 1ns / 1psmodule fib_generator( input clk, input rst_n, output reg [7 : 0] fib ); reg [7 : 0] num1, num2; wire [7 : 0] fib_in; reg cnt; always@ (posedge clk or negedg
2020-09-05 15:36:13
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原创 从零开始实现一个基于RISC-V的流水线处理器 (3) ：顶层模块
本文中我们实现了微处理器的顶层模块，确定了处理器中各模块的组成及连接关系，流水线的设计也在顶层模块中完成。
2020-08-14 11:41:29
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原创 Linux环境下Verilog电路的前后仿真及版图规划
本文主要描述了Linux环境下使用Verilog编写电路、对电路进行前后仿真并进行版图规划的过程。
2020-08-11 16:09:17
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原创 从零开始实现一个基于RISC-V的流水线处理器 (2) ：浅谈处理器的流水线设计
本文完成了对处理器流水线结构的说明，并确定了我们设计的微处理器的具体流水线结构。
2020-08-11 12:07:33
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原创 多bit数据传输中出现的不定态问题及格雷码编解码电路的Verilog实现
本文对多bit数据传输中亚稳态出现的原因进行了说明，并用Verilog实现了格雷码编解码电路。
2020-08-10 12:06:25
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原创 从零开始实现一个基于RISC-V的流水线处理器 (1) ：RISC-V指令集架构详解
本文介绍了RV32I的基本指令格式及内容，为之后进行处理器的实现打下了基础。
2020-08-08 16:19:38
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verilog闹钟.zip
2019-12-07
空空如也
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