FPGA知识点---时钟

1. 时钟描述

1. Clk0的时钟特性：周期为10ns，占空比为50%，相移为0ns;
2. Clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns;（也就是相移为90。）
   
   则上图中的描述方法可以为：
3. clk0: period = 10, waveform = {0 5}
4. clk1: period = 8, waveform = {2 8}

2. 基本时钟

一个基本时钟是指PCB上的时钟，它通过下面方式输入设计中

1. 一个输入端口
2. 一个吉比特收发器输出引脚
   下面基本时钟，通过名字为’sysclk’的端口，将PCB上的时钟引入FPGA元器件中，并且通过输入缓冲器和一个时钟缓冲器，最终到达路径上的寄存器。
   
   在XDC中，该时钟约束表示为
   create_clock -period 10 [get_ports sysclk]
   （占空比为50%时，可以不写-waveform{0 5}）

3. 虚拟时钟

需要综合的模块的时钟是CLKC，但是