vivado中使用eco方式进行快速debug

问题描述
在抓信号过程中，想看的信号忘记抓了，如果重新抓取的话将会重新走一遍综合、实现过程，浪费极大时间，漏抓的信号就1bit，实在不值得重新再跑一遍程序。

解决方法
vivado工程编译完成后，在工程目录下vivado在实现（implement）过程中会将中间的过程封装成dcp文件，在/runs/impl_1下，有_opt.dcp、_placed.dcp、_routed.dcp几个dcp文件。

其中_opt.dcp是在opt_design完成之后生成，opt_design主要是完成逻辑优化等。_placed.dcp在placed_design完成之后生成，placed_design主要是完成布局工作。_routed.dcp在routed_design完成之后生成，routed_desig主要是完成布线工作。

可以根据修改的逻辑大小、类型选择DCP节点进行修改。生成bit流时，是从该节点到generate_bitstream，从而节省编译时间。

这里我参考了一篇csdn上的文章（文末附上链接），我引用一个文中提到的也是我用过的方法，剩下的场景大家可参考这篇文章。

使用eco模式下的Replace Debug Probes（已经有ILA核，只是漏抓了信号）
a，打开_routed.dcp

b，选择Replace Debug probes

c，因为只是修改了布线，布局没有改动，所以需要Route Design。Optimize Physical Design是优化布局、时序等。大工程不优化有可能布不成功。布局完成，直接Generate Bitstream、write Debug probes

d，对于编译1.5个小时的工程。替换ILA引脚生成bit文件需要10分钟左右。

参考文献：
https://blog.youkuaiyun.com/zhup062787/article/details/104888398