AHB中slave的ready_in和ready_out究竟区别在哪里

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于 2022-09-19 18:31:38 首次发布
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参考1
参考2

为什么AHB协议中slave端会有这两个信号？

  • 想象这样一个场景：在同一个master一直占用总线的前提下，不同slave back-to-back访问，并且在slave0的最后一个data_phase，两个slave的hready_out信号行为不同

题外话，生成波形的软件：wavedrom，脚本编写很灵活，源代码放下面了。

{
   
   signal: [
  {
   
   name: 'HCLK', wave: 'p..........'},
  {
   
   name: 'HADDR', wave: '3...4.....', data: ['slave0', 'slave1']},
  {
   
   name: 'HTRANS', wave: 'x..34.x...', data: ['seq', 'nonseq']},
  {
   
   name: 'HDATA', wave: 'x..34.x...', data: ['data0', 'nonseq']},
  {
   
   name: 'HWIRTE', wave: 'x..1.x....', data: ['seq', 'nonseq']},
  {
   
   name: 'HWDATA', wave: 'x...3.4.x.', data: ['data_s0', 'data_s1']},
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以下是一个简单的Verilog代码，实现了一个DMA控制器，其中包含一个DMA通道，支持1 x AXI master接口和1 x AHB slave接口异步： ```verilog module dma_controller( input logic clk, input logic rst, input logic [31:0] axi_m_addr, input logic [31:0] axi_m_data, input logic [31:0] axi_m_wstrb, input logic axi_m_valid, output logic axi_m_ready, output logic [31:0] ahb_s_addr, output logic [31:0] ahb_s_data, output logic ahb_s_write, output logic ahb_s_sel, input logic ahb_s_ack, input logic [31:0] dma_src_addr, input logic [31:0] dma_dst_addr, input logic [31:0] dma_len, input logic dma_start, input logic dma_enable, output logic dma_done ); // DMA状态机的状态定义 typedef enum logic [1:0] { IDLE, READ_AXI, WRITE_AHB, DONE } dma_state_t; dma_state_t dma_state; logic [31:0] dma_counter; always_ff @(posedge clk) begin if (rst) begin dma_state <= IDLE; dma_counter <= 0; ahb_s_addr <= 0; ahb_s_data <= 0; ahb_s_write <= 0; ahb_s_sel <= 0; dma_done <= 0; end else begin case (dma_state) IDLE: begin if (dma_start && dma_enable) begin dma_state <= READ_AXI; end end READ_AXI: begin if (axi_m_valid && axi_m_ready) begin ahb_s_addr <= dma_dst_addr; ahb_s_data <= axi_m_data; ahb_s_write <= 1; ahb_s_sel <= 1; dma_counter <= dma_len - 1; dma_state <= WRITE_AHB; end end WRITE_AHB: begin if (ahb_s_ack) begin ahb_s_addr <= ahb_s_addr + 4; ahb_s_data <= 0; ahb_s_write <= 0; ahb_s_sel <= 0; dma_counter <= dma_counter - 1; if (dma_counter == 0) begin dma_state <= DONE; end else begin dma_state <= READ_AXI; end end end DONE: begin dma_done <= 1; dma_state <= IDLE; end endcase end end assign axi_m_ready = (dma_state == READ_AXI); endmodule ``` 在这个代码中，我们定义了一个包含状态机的DMA控制器，它通过AXI master接口读取数据并将其写入AHB slave接口。当DMA控制器收到开始传输信号时，它将进入状态机并开始执行传输。 在状态机的“IDLE”状态下，DMA控制器等待传输开始信号。当收到该信号时，它将进入“READ_AXI”状态，开始从AXI master接口读取数据。 在“READ_AXI”状态下，DMA控制器将等待AXI master接口的数据有效信号。一旦数据有效，它将使用AHB slave接口将数据写入目标地址，并将计数器设置为传输长度减1。然后，它将进入“WRITE_AHB”状态，等待AHB slave接口的确认信号。 在“WRITE_AHB”状态下，DMA控制器将等待AHB slave接口的确认信号。一旦确认，它将递增目标地址和计数器，并检查是否已传输完所有数据。如果是，则进入“DONE”状态，否则返回“READ_AXI”状态并继续传输。 在“DONE”状态下，DMA控制器将设置传输完成信号并返回“IDLE”状态。
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