AHB slave ready_in 和ready_out

本文深入探讨AHB总线中hready信号的工作原理,特别是在Pipeline操作中,如何解决多个slave设备间的同步问题,避免protocol fail。通过理解hready_in与hready_out的作用,确保数据传输的正确性和系统的稳定性。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

由于ahb的addr phase和data phase是可以overlap的,当发生back-to-back操作的时候,会出现当前cycle是上一个slave的data phase,也是下一个slave的addr phase。
在这时如果S1的heady_out拉低,说此时我最后一个data还没准备好(read access)或还没有准备收(write access); 而此时S2已经看到访问自己的NONSEQ,而且我已经是准备好了的,我就把hready_out拉高了。如下图所示:
这时怎么办?master端只能看到一个hready,到底看S1还是S2的呢?如果看S1,那么他在下一T还会维持NONSEQ,那么S2会认为,我上一T已经收了一个NONSEQ,又来一个NONSEQ而且addr还没递增。在S2会发生protocol fail.如果看S2的,那么S1的最后一个data会被丢掉。
如果在AHB的slave端会多出一个input 的hready_in。这个hready_in在两种作法:
1.通过一个mux,把在data phase的salve的hready_out作为输入连接到所有的slave
2.所有的slave的hready_out相与,连接到所有的slave
slave必须看到自己in_hready&hready_out,才认为一次addrr phase/data phase的成功

PS.为了防止deadlock,一般设计中slave的hready_out的default value是1


————————————————
版权声明:本文为优快云博主「IC小白_calvin」的原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接及本声明。
原文链接:https://blog.youkuaiyun.com/fanyongwinner/article/details/51890908

 

一般作为AHB总线的Slave设备都有2根hready信号,一个为input类型(hready_in),另一个为output类型(hready_out)。在AHB总线协议中,如果Master设备发起读写操作的时候,Slave设备不能及时响应的话,由Slave设备把hready_out信号拉低来拖延DataPhase周期。

      但是在Pipeline操作的时候,本次操作data phaze是下一次操作的address phaze,所以作为Slave设备在响应Master设备的时候,必须先判断一下Master设备对上一次其它Slave设备的操作是否已经完成。如果完成,则响应主设备的操作;如果没有完成,则等待完成,然后才响应操作。hready_in就是Slave设备用来判断Master设备是否对其它Slave设备的操作已经完成的信号。

 

作为AHB slave的时候,如果hready_in 为低,则表明master没有完成对其他slave的access,此时slave出的hready_out 不能拉高, Protocol所对应的Slave->Master的HREADY 信号,是slave出的ready_out

以下是一个简单的Verilog代码,实现了一个DMA控制器,其中包含一个DMA通道,支持1 x AXI master接口1 x AHB slave接口异步: ```verilog module dma_controller( input logic clk, input logic rst, input logic [31:0] axi_m_addr, input logic [31:0] axi_m_data, input logic [31:0] axi_m_wstrb, input logic axi_m_valid, output logic axi_m_ready, output logic [31:0] ahb_s_addr, output logic [31:0] ahb_s_data, output logic ahb_s_write, output logic ahb_s_sel, input logic ahb_s_ack, input logic [31:0] dma_src_addr, input logic [31:0] dma_dst_addr, input logic [31:0] dma_len, input logic dma_start, input logic dma_enable, output logic dma_done ); // DMA状态机的状态定义 typedef enum logic [1:0] { IDLE, READ_AXI, WRITE_AHB, DONE } dma_state_t; dma_state_t dma_state; logic [31:0] dma_counter; always_ff @(posedge clk) begin if (rst) begin dma_state <= IDLE; dma_counter <= 0; ahb_s_addr <= 0; ahb_s_data <= 0; ahb_s_write <= 0; ahb_s_sel <= 0; dma_done <= 0; end else begin case (dma_state) IDLE: begin if (dma_start && dma_enable) begin dma_state <= READ_AXI; end end READ_AXI: begin if (axi_m_valid && axi_m_ready) begin ahb_s_addr <= dma_dst_addr; ahb_s_data <= axi_m_data; ahb_s_write <= 1; ahb_s_sel <= 1; dma_counter <= dma_len - 1; dma_state <= WRITE_AHB; end end WRITE_AHB: begin if (ahb_s_ack) begin ahb_s_addr <= ahb_s_addr + 4; ahb_s_data <= 0; ahb_s_write <= 0; ahb_s_sel <= 0; dma_counter <= dma_counter - 1; if (dma_counter == 0) begin dma_state <= DONE; end else begin dma_state <= READ_AXI; end end end DONE: begin dma_done <= 1; dma_state <= IDLE; end endcase end end assign axi_m_ready = (dma_state == READ_AXI); endmodule ``` 在这个代码中,我们定义了一个包含状态机的DMA控制器,它通过AXI master接口读取数据并将其写入AHB slave接口。当DMA控制器收到开始传输信号时,它将进入状态机并开始执行传输。 在状态机的“IDLE”状态下,DMA控制器等待传输开始信号。当收到该信号时,它将进入“READ_AXI”状态,开始从AXI master接口读取数据。 在“READ_AXI”状态下,DMA控制器将等待AXI master接口的数据有效信号。一旦数据有效,它将使用AHB slave接口将数据写入目标地址,并将计数器设置为传输长度减1。然后,它将进入“WRITE_AHB”状态,等待AHB slave接口的确认信号。 在“WRITE_AHB”状态下,DMA控制器将等待AHB slave接口的确认信号。一旦确认,它将递增目标地址计数器,并检查是否已传输完所有数据。如果是,则进入“DONE”状态,否则返回“READ_AXI”状态并继续传输。 在“DONE”状态下,DMA控制器将设置传输完成信号并返回“IDLE”状态。
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值