IC面试：解决JESD204B（项目）

JESD204B过程

Xilinx技术文档

时钟方案

• SPI配置LTC6952时钟芯片，分别为AD9694和FPGA提供同源时钟（ad_dev_clk；FPGA_dev_clk）和相同频率的参考时钟（sysref）；
• AD采样率400MHz，通过SPI配置AD9694，内部DDC下变频到200MHz，相当于200MHz的采样；
• AD9694有4个转换器（M=4），链路通道4个（L=4），分辨率16bit（N=16），数据链路层进行了8b/10b编码（每字节扩充为10bit）；因此： 线速率（总的每秒吞吐量除以通道个数）Rate = Fs * N * M * (10/8) / L = 4 Gbps；FPGA端设备时钟（dev_clk）处理单位为每四个字节：dev_clk = Rate /10/4 = 100MHz。
• 本项目中规定一帧存储一个采样点（16位）因此帧F=2（表示一帧2个字节），多帧K=32（默认不改变，没用上这个信息）