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Systemverilog 里面有哪些是四值变量？logic reg wire integer time考察：数据类型bit 二值int unsigned 二值32位无符号整数int 二值32位有符号整数shortint 二值16位有符号整数longint 二值64位有符号整数integer 四值32位有符号整数time 四值64位无符号整数real 二值双精度浮点sv里面动态数组、关联数组、队列各自的优缺点，应用场景。动态数组：用的时候再分配内存，用完可以释放，仿真时分配空间或调整

（1）、异步FIFO中，指针编码应该使用什么编码方式A、One-hotB、One-coldC、BinaryD、Gray分析：异步FIFO最重要的是指针的跨时钟域传输，而指针计数是循环且每次最多递增1，因此符合格雷码编码跨时钟域处理，即使发生亚稳态，跨时钟域后的结果要么准确要么保守，保证了空满标志的正确或保守（而不是错误）（2）、摩尔定律中写道，IC上可容纳晶体管数量约每多少个月增加一倍?A、10个月B、12个月C、18个月D、24个月摩尔定律是英特尔创始人之一戈登·摩尔的经验之谈，其核

参考1、下列有关时序分析的描述正确的是()A.recovery时间，是指异步控制信号在有效时钟沿到达之后必须保持稳定的时间 B.时钟信号的建立时间裕度的计算方法是基于数据的到达时间和数据的需要时间C.下面的公式用来计算最大数据达到skew : Maximum Data Arrival Skew = Shortest Data Arrival Path - Longest Data Arrival PathD.removal时间，是指异步控制信号在有效的时钟沿到达之前必须保持稳定的最短时间Brec

AA参考A：program中不能实例化别的program和module；program中不能有always，可以用initial forever代替program中内部定义的变量最好采用阻塞赋值，当然采用非阻塞仿真器也不会产生error，驱动外部信号则应该采用非阻塞赋值；program中的initial块和module中的initial块执行位置不同，前者在reactive，后者在active块中执行program中存在的多个initial块中，如果有一个initial采用了退出系统函数.

1/38一个八位D/A转换器最小电压增量为0.01V，当输10011100时，输出电压为（ ）VA 1.28B 1.45C 1.54D 1.56

1.关于亚稳态的描述错误的是（）A.多用几级寄存器打拍可以消除亚稳态。B.亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。C.亚稳态稳定到0或者1，是随机的，与输入没有必然的关系。D.如果数据传输中不满足触发器的建文时间Tsu和保持时间Th，可能产生亚稳态。无法消除2.一段程序如下，请问在45这个时刻上，A B的值各是多少（）forkbeginA=1；#20 A=0；#30 A=1；#50 A=0;endbeginB=1；#20 B=0；#30 B=1.

1．以下低功耗措施中，哪种不是降低电路翻转率的方法?A.在不进行算术运算的时候，使这些模块的输入保持不变，不让新的操作数进来B.采用Gray码或One-hot码作为状态机编码C.减少电路中的glitchD.重新安排“if-else”表达试，可将毛刺或快变化信号移至逻辑锥体的前部解释：D，应该将毛刺或快变信号移至逻辑椎体的后部，if-else越往后，被选择的概率越小。可以把逻辑延迟大的部分移至逻辑椎体的前部，来减小总的最大延迟，因为在前部意味着最小的选择路径长度。2.以下Verilog代码中.

1.以下关于 System Verilog 的描述， 正确的是参考A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型B sv 中， 定义成 reg 的信号会被综合成触发器C sv 中的 function 语言不可被综合D 其他都不正确E sv 是提供给验证使用的， 因此其不能被综合作答：A分析：A：SV验证环境下用logic可以代替wire和reg，均为四值变量B：reg只是要写在always块中，是否综合为触发器取决于时序逻辑还是组合逻辑C：f.

1.当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为（）A.9B.不需要设置C.10D.1作答：Acreat_clock -period 25.000 -name -CLK [get_ports clk_in]set_muticycle_path 10 -setup -end -from[get_pins DFF0/C] -to[get_pins DFF1/D]set_muticycle_path 9 -hold .