【verilog教程】第2篇：运算符及表达式

最新推荐文章于 2024-07-19 17:38:31 发布
原创 最新推荐文章于 2024-07-19 17:38:31 发布 · 401 阅读 · 2 ·
CC 4.0 BY-SA版权
本文已经加入原创侵权保护，商业行为，禁止任何形式转载，违者必究。
文章标签：

#verilog #fpga #fpga/cpld #xilinx #可编程逻辑

这篇博客详细介绍了Verilog中的运算符，包括等式运算符、移位运算符和拼接运算符。在Verilog中，有符号数与无符号数相加会按无符号数处理，不同于C语言。重点讨论了逻辑右移（高位补0）和算数右移（保持符号位）的区别。此外，还提到了内容来源于作者的个人工作经验和网络资料，收录于《黑猫的FPGA知识合集》专栏。

本文依据网络资料及工作经验整理而成，如有错误请留言。
文章为个人辛苦整理，付费内容，禁止私自转载。
文章专栏：《黑猫的FPGA知识合集》

verilog中有符号数和无符号数相加，强制按无符号数计算。和C语言不同。

1 等式运算符

在这里插入图片描述

2 移位运算符

在这里插入图片描述
逻辑右移，高位都是都是补0。
算数右移。截断赋值然后把最高位当符号位，补最高位。

链接：https://blog.youkuaiyun.com/u014485485/article/details/79962316

3 拼接运算符

在这里插入图片描述

Verilog 24道练习题
weixin_63284275的博客
12-23 617
位拼接运算符必须指明位数，否则隐含着32位的二进制数{即整数].
【读书笔记】《Verilog数字系统设计教程》第4章 运算符、赋值语句和结构说明语句（附思考题答案）
毕淑敏曾说过：“我不相信命运，我只相信自己的手；我不相信手掌上的纹路，但我相信手指加上手掌的力量”。在这个快节奏的社会，只有自己能力不足才会被卷，踏踏实实沉下心来学一些技术，及时记录，方便以后复盘。
04-20 3979
文章目录 一、运算符 （1）算术运算符 （2）逻辑运算符 （3）位运算符 （4）关系运算符(双目) （5）等式运算符(双目) （6）缩减运算符 （7）移位运算符(单目) （8）条件运算符(三目) （9）位拼接运算符 （10）算术运算符 （11）小结 二、关键词 三、赋值语句 （1）两类 （2）非阻塞赋值和阻塞赋值的区别 四、结构说明语句 （1）顺序块 （2
EDA/PLD中的Verilog HDL算术运算符
12-09
4.6.1 算术运算符在常用的算术运算符主要是：加法（二元运算符）：“+”； 减法（二元运算符）：“-”； 乘法（二元运算符）：“*”； 在算术运算符的使用中，注意如下两个问题： 1. 算术操作结果的位数长度算术表达式结果的长度由最长的操作数决定。在赋值语句下，算术操作结果的长度由操作符左端目标长度决定。考虑如下实例： reg [3:0] Arc, Bar, Crt; reg [5:0] Frx; . . . Arc = Bar + Crt; Frx = Bar + Crt; 第一个加的结果长度由Bar ，Crt 和A rc 长度决定，长度为4 位。 第二个加法操作的长度同样由Frx
Bus Interface property FREQ_HZ does not match 问题解决方法
qq_38239093的博客
01-01 8297
解决自己写的核IP默认频率为100Mhz问题的方法。[BD 41-237] Bus Interface property FREQ_HZ does not match between /axis_fifo_mux_0/s00_axi_stream(100000000) and /axis_data_fifo_0/M_AXIS(200000000)
BD文件validata design时候报错：Bus Interface property FREQ_HZ does not match
qq_38843940的博客
07-01 662
BD报错：Bus Interface FREQ_HZ does not match
第二篇 Verilog HDL入门-运算符和表达式
qq_56743622的博客
01-22 2889
一、运算符 Verilog 运算符 功能 优先级别 ！、~ 反逻辑、位反相 从上至下 从高到低 *、/、% 乘、除、取模 +、- 加、减 &l...
【Verilog基础知识】Verilog的语法基础：掌握数据类型、运算符、表达式等基本语法
[【Verilog基础知识】Verilog的语法基础：掌握数据类型、运算符、表达式等基本语法](https://i2.wp.com/d138zd1ktt9iqe.cloudfront.net/media/seo_landing_files/gurpreet-us-lessthan-1-1603797398.png) ...
Verilog中的运算符与表达式
# 1. 引言 ### 1.1 Verilog简介 Verilog是一种硬件描述语言（HDL），广泛用于数字电路设计和仿真。它是一种适用于电子设计自动化...正确理解和使用Verilog中的运算符和表达式对于编写高质量的硬件描述代码非常关键。
system verilog +：运算符什么意思
最新发布
06-25
但是，如果我们看物理位置：在降序定义中，索引3位于从左边数第4位（索引7,6,5,4,3,...），那么索引3,4,5,6分别对应：索引3：从左边数第5位（因为7,6,5,4,3：索引7是第1位，6是第2位，5是第3位，4是第4位，3是第5位...
Vivado报错：Bus Interface property FREQ_HZ does not match between ＜＞ and ＜＞
RONAL_DINHO的博客
07-19 2999
Vivado 搭建Block Design时，将自定义IP核挂载上去之后，Validate时报错Bus Interface property FREQ_HZ does not match…，网上关于这个报错的记录挺多的，但都不适用于我，我自己折腾了一下解决了，现在把解决方法记录一下，供大家参考。
ERROR: [BD 41-237] Bus Interface property FREQ_HZ does not match between
jingjiankai5228的博客
12-11 1723
在自定义IP出现以上错误时可以通过双击模块clk属性。如果是灰色的封装IP时，选择以下菜单。
【FPGA】 [BD 41-237] Bus Interface property FREQ_HZ does not match between xxxx and xxxx
壁立千仞，无欲则刚
06-17 1105
（2）在properties下找到FREQ_HZ属性。（3）修改为一致的频点。
ERROR [BD 41-237]
xinxulsq的博客
08-16 6190
AR# 56610 Vivado IP Integrator - "ERROR [BD 41-237] Bus Interface property FREQ_HZ does not match between /mig_7series/S_AXI() and interconnect_1/s00_couplers/M_AXI()"   描述 In a simple Vivado IP I...
VIVADO报错：bus interface property does not match
weixin_50988214的博客
07-05 5219
在vivado的blockdesign中连接完路线后，进行valid验证后报错： 错误显示：总线接口属性TDATA_NUM_BYTES在两个端口之间，不匹配。 观察了这两个模块，发现确实存在这个问题。 video in to axi4-stream的video out是64位，而图像处理核接收端的TDATA是32位，不匹配 解决办法： 把INPUT_STREAM_TDATA的数据位宽改为64位，验证就通过了~ 这里涉及一个问题。由于我的INPUT和OUTPUT_STREAM的位.
Verilog中算数右移和逻辑右移
热门推荐
luyayangchaoqun的专栏
06-02 1万+
在Verilog中，>>>表示算数右移，将操作数右移a位，在左边空出来的位置补a位操作数的符号。 逻辑右移，>>表示逻辑右移，将操作数右移a位，在zuo'b
verilog 移位操作符
qq_36613247的博客
06-28 7143
移位操作符包括左移（），算术左移（）。移位操作符是双目操作符，两个操作数分别表示要进行移位的向量信号（操作符左侧）与移动的位数（操作符右侧）。算术左移和逻辑左移时，右边低位会补 0。逻辑右移时，左边高位会补 0；而算术右移时，左边高位会补充符号位，以保证数据缩小后值的正确性。移位有时候还可以代替乘除法。A = 4'b1100 ; B = 4'b0010 ; A = A >> 2 ; //结果为 4'b0011 A = A ...
verilog常见语法（2）
大胖子的博客
06-13 1194
verilog常见语法
Verilog入门20题（牛客）
weixin_62701327的博客
12-04 899
反转满足关系，in[0] = in[15],in[1] = in[14]…题目给出了明显的提示，把输入信号in看成是由4个4位二进制数a,b,c,d按a,b,c,d顺序拼成的，即有assign {a,b,c,d} = in;所以先将值赋给中间变量out1,后通过out1赋值给out。注意一下输入信号和输出信号用题目给的名字即可，输入和输出的连接等价于将输入赋值给输出。线网型变量赋值用assign，然后注意一下输出信号名称为one即可。然后把这顺序换成d,c,b,a拼出out。输入取反赋值给输出即可。
【Verilog练习】运算符
m0_72830492的博客
05-10 594
2.1 算术运算符： 加法 (+) 减法 (-) 乘法 (*) 除法 (/) 求余 (%) 2.2 位逻辑运算符： 与 (AND, &) 或 (OR, |) 非 (NOT, ~) 异或 (XOR, ^) 与非 (NAND) 或非 (NOR) 异或非 (XNOR) 2.3 移位运算符： 左移 (<<) 右移 (>>) 2.4 关系运算符： 等于 (==) 不等于 (!=) 大于 (>) 小于 (<) 大于等于 (>=
评论
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

黑猫学长呀

有帮助到你就来打个赏呗

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值