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RSS订阅原创 【Verilog练习】4. 实例化
在Verilog中，实例化（instance）是将一个定义好的模块或原语放置到设计中的过程，以便在设计中使用该模块或原语的功能。当我们在Verilog中创建一个模块时，你可以在其他地方使用该模块的功能，这就需要通过实例化来实现。实例化的过程包括声明该模块的实例，并为其提供相应的连接，以便与其他模块或原语进行通信。通过位置连接导线到端口的语法是很熟悉的，因为它使用了类似C语言的语法。这种语法的缺点是，如果模块的端口列表发生变化，所有模块的实例化也需要找到并更改以匹配新的模块。的模块，并为其分配了一个名为。
2024-07-08 15:57:43
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原创 【Verilog练习】3. vector 向量（一）
reg [7:0] mem3 [255:0] //一个8位寄存器向量（reg [7:0]），它被打包在mem3中，形成了一个256个元素的数组。vector通常指的是一个多位的信号，它可以是一个寄存器、一个线网、一个参数或一个局部变量。例如，在一个打包的8位数组中，每个元素都是一个8位的二进制，这8位连续地存储在一起，形成一个位块。例如，一个8位的向量可以表示为[7:0]，其中7是最高有效位（MSB），0是最低有效位（LSB）。//256个未打包元素，每个元素是一个8位打包的寄存器向量。
2024-05-13 16:27:36
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原创 【Verilog练习】运算符
2.1 算术运算符：加法 (+)减法 (-)乘法 (*)除法 (/)求余 (%)2.2 位逻辑运算符：与 (AND, &)或 (OR, |)非 (NOT, ~)异或 (XOR, ^)与非 (NAND)或非 (NOR)异或非 (XNOR)2.3 移位运算符：左移 (<<)右移 (>>)2.4 关系运算符：等于 (==)不等于 (!=)大于 (>)小于 (<)大于等于 (>=
2024-05-10 17:35:47
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原创 【Verilog练习】2. 关键字和语句（二）
这个关键字确保没有错误地定义了时序行为，如遗忘信号的敏感性列表，或者在组合逻辑中引入了不必要的状态。通常使用参数，可以方便地在设计中引用这些常量，并且在需要修改时只需要修改参数的定义，而不需要修改所在引用该常量的地方（类似于C语言中的。实数变量在Verilog中表示浮点数值，可以存储带有小数部分的数值，通常用于仿真中涉及浮点数运算的情况。它用于在代码中声明一个常量，并且该常量的值在编译时确定，并且在整个设计中都是不可变的。这两个关键字通常用于时序逻辑的描述中，特别是在时钟触发的情况下。
2024-05-10 14:30:32
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原创 【Verilog练习】1. 关键字和语句（一）
语句在Verilog中用于描述组合逻辑电路的行为，它指定了每个线网或寄存器的值是如何从输入信号计算得出的。是一种变量类型，用于表示信号线（也称为连线），用于连接不同的电路元件，如门、寄存器和模块之间的信号传输。它主要用于组合逻辑电路，其中信号的值是通过组合逻辑直接从输入信号计算得出的，而不是通过时钟触发的行为。语句通常用于在时序逻辑中根据特定条件执行不同的行为，例如根据状态转换的条件执行不同的状态更新操作。语句在Verilog中常用于状态机的状态进行判断，根据不同的状态执行相应的操作。
2024-05-07 23:15:25
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