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RSS订阅原创 串列配置（Tandem）在Kintex-7互联TRD中的实现
目录一、概要二、FPGA配置2.1 Tandem方法2.2 Tandem PROM2.3 Tandem PCIe三、在K7中启用Tandem一、概要PCI Express®规范要求PCIe®链路在电源稳定后120毫秒内做好连接准备。由于可用编程比特流的大小和配置速率，对采用闪存存储器配置的大型FPGA而言要想满足这个要求的确是一个挑战。赛灵思的串列配置法（Tande...
2019-12-05 16:32:29
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原创 华为matebook13，win10+deepin15.11双系统共用微软蓝牙鼠标
deepin操作系统确实很漂亮，不过安装双系统后同样遇到了一些问题，比如我自己用的微软蓝牙鼠标就没法在两个操作系统共用，每次切换操作系统后蓝牙鼠标都需要重新配对，特别麻烦。在此硬件环境下，参考《win10 ubuntu16 双系统共用蓝牙鼠标》这篇文章实现了双系统共用蓝牙鼠标。步骤1：在win10下建立与鼠标的蓝牙配对。步骤2：在deepin下建立与鼠标的蓝牙配对。步骤3...
2019-11-30 13:25:06
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原创 【Zynq UltraScale+ MPSoC解密学习10】Zynq UltraScale+的PS互连
目录一、功能介绍二、互连框图2.1 FPD Main Switch2.2 Cache一致性互连2.2.1 Full Coherency2.2.2 I/O Coherency2.2.3 ACP Coherency2.3 互连子模块三、互连寄存器一、功能介绍PS互连由多个Switch组成，这些Switch通过高级可扩展接口（AXI接口）点对点连接系统资源，用...
2019-11-29 16:47:15
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原创 【Zynq UltraScale+ MPSoC解密学习9】Zynq UltraScale+的地址映射
目录一、基本介绍1.1 全局地址映射1.1.1 32bit（4GB）地址映射1.1.2 36bit（64GB）地址映射1.1.3 40bit（1TB）地址映射1.1.4 系统地址映射互联二、系统地址寄存器概述2.1 系统层级控制寄存器（SLCR寄存器）2.2 私有CPU寄存器2.3 PS I/O外设寄存器2.4 PS系统寄存器三、详细参考1、基本...
2019-11-28 10:35:14
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原创 【Zynq UltraScale+ MPSoC解密学习8】Zynq UltraScale+的RTC
目录一、介绍二、功能描述2.1 RTC操作2.2 原理图2.3 接口和信号2.4 秒计数器三、时钟校准四、RTC寄存器五、配置步骤5.1 初始化RTC步骤5.2 设置时间一、介绍实时时钟(RTC)单元为整个系统和应用软件提供了一个精确的时间基准。为了提升时钟精度，RTC还包括校准电路，用来抵消温度和电压波动。RTC由VCC_PSAUX或...
2019-11-27 11:11:06
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原创 【Zynq UltraScale+ MPSoC解密学习7】Zynq UltraScale+的MPU
目录一、简单介绍1.1 概念1.2 总览二、PMU功能2.1 PMU处理器2.2 PMU处理器接口2.3 PMU时钟2.4 PMU复位2.5 PMU RAM2.6 PMU ROM2.7 MBIST功能2.8 Scan清除功能2.9 PMU Interconnect2.10 PMU I/O寄存器2.11 PMU全局寄存器2.12 GP...
2019-11-25 15:59:37
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原创 【Zynq UltraScale+ MPSoC解密学习6】Zynq UltraScale+的GPU
Zynq UltraScale+使用的GPU为Arm的Mali-400 MP2，因为之前没有GPU基础，所以这块看的比较慢，先暂时略过，占个坑，后续再补充本文。抱歉。
2019-11-21 08:58:41
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原创 【Zynq UltraScale+ MPSoC解密学习5】Zynq UltraScale+的RPU
目录一、简单介绍二、Cortex-R5的结构（单核）2.1 Data Processing Unit2.2 Load/Store Unit2.3 PreFetch Unit2.4 L1 memory system2.4.1 Icache和Dcache2.4.2 Memory Protection Unit（MPU）2.4.3 Tightly-Coupled Me...
2019-11-19 13:50:45
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原创 【Zynq UltraScale+ MPSoC解密学习4】Zynq UltraScale+的APU
目录一、名词介绍1.1 APU1.2 ARM内核1.3 ARM架构1.4 ARM架构和内核的对应关系二、A53和A9的比较2.1 ARM架构升级2.2 数据处理性能升级2.3 安全性能升级一、名词介绍1.1 APU我们外界一般说的APU全称为Accelerated Processing Unit（加速处理器），是AMD推出的一款融合处理器，它将中...
2019-11-18 14:23:51
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原创 【Zynq UltraScale+ MPSoC解密学习3】Zynq UltraScale+的GTx
目录一、几个基本概念1.1 Serdes1.2 GT二、Zynq U+的High-Speed Serial I/O2.1 PS-GTR2.2 GTH/GTY一、几个基本概念1.1 SerdesSERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送...
2019-11-15 14:23:19
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原创 【Zynq UltraScale+ MPSoC解密学习2】Zynq UltraScale+的电源系统
目录一、电源优化方法1.1 功能禁用1.2 动态功耗管理 (Dynamic Power Management)1.3 频率缩放1.4 时钟门控1.5 使用PL加速二、四大功耗域及PMU2.1 电池功耗域2.2 低功耗域2.3 全功耗域2.4 PL功耗域2.5 PMU一、电源优化方法相对于上一代Zynq器件，Zynq UltraScale+更加...
2019-11-14 15:36:40
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原创 【Zynq UltraScale+ MPSoC解密学习1】Zynq UltraScale+的基本介绍
目录前言Zynq UltraScale+是啥？和Zynq-7000的比较处理器FPGA（PL）其他（参考ug1085）Zynq U+的应用前言前言就是唠嗑。接触Zynq已一年有余，之前一直是在玩Zynq-7000，最近因为某些原因需转战Zynq UltraScale+，于是开启了学习和应用的新征程。Zynq-7000的基础资料满大街，U+的会少点，不知道是因...
2019-11-12 15:29:10
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转载 ERROR [BD 41-237]
AR# 56610Vivado IP Integrator - "ERROR [BD 41-237] Bus Interface property FREQ_HZ does not match between /mig_7series/S_AXI() and interconnect_1/s00_couplers/M_AXI()" 描述In a simple Vivado IP I...
2018-08-16 09:50:29
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原创 ERROR:Bitgen:342
错误： ERROR:Bitgen:342 - This design contains pins which have locations (LOC) that are not user-assigned or I/O Standards (IOSTANDARD) that are not user-assigned. This may cause I/O contenti...
2018-08-02 10:50:05
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转载 ERROR: [Constraints 18-642]
https://china.xilinx.com/support/answers/62761.htmlAR# 62761Vivado 2014.3 : ERROR: [Constraints 18-642] Placement is not routable as design contains luts and/or flops 描述My design is complete...
2018-07-27 11:15:12
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原创 Vivado综合没问题实现的时候却优化了很多资源，如何解决？
做项目，想通过Vivado对模块利用的逻辑资源做个评估，发现一个比较奇怪的现象。Vivado在Synthesis综合阶段，模块综合后没有资源被优化掉（除了IP被当做black boxes不显示具体的资源使用情况），如下图所示：但是到了实现(Implementation)阶段，进行第一步逻辑优化（Opt-design）后大部分资源被优化掉，从而在布局布线后，得出来的资源利用率分析报告是不正常的，逻辑...
2018-07-05 14:42:23
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原创 上位机和下位机
【上位机】上位机是指可以直接发出操控命令的计算机，一般是PC/host computer/master computer/upper computer,屏幕上显示各种信号变化（液压，水位，温度等）。【下位机】下位机是直接控制设备获取设备状况的计算机，一般是PLC/单片机single chip microcomputer/slave computer/lower computer之类的。【两机通信原...
2018-07-05 14:09:49
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原创 eFuse技术
1. 概念eFuse的概念最早来源于2004年IBM工程师的发现。该发现表明：与更旧的激光熔断技术相比，电子迁移(EM)特性可以用来生成小得多的熔丝结构。EM熔丝可以在芯片上编程，不论是在晶圆探测阶段还是在封装中。采用I/O电路的片上电压(通常为2.5V)，一个持续200微秒的10毫安直流脉冲就足以编程单根熔丝。通过运用eFuse技术，允许计算机芯片的动态实时重新编程。抽象地说，计算机逻辑通常是“...
2018-06-27 16:44:24
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原创 用ISE XPS玩一玩Zynq---用于PL侧的和AXI_GP接口的DMA
前言写这个文档的目的有两个：1、目前Zyqn7000系列开发大多数都是基于Xilinx的Vivado，网上很少有ISE相关的例子，个人费了不少时间才摸索出在ISE上Zyqn相关开发流程，希望记录下来给有需求的童鞋参考；2、目前关于DMA的使用大多数场景是用于PS里面数据的搬运，即使有用在PL里的场景，也大多数是通过AXI_HP口然后例化一个DMA_FIFO进行数据搬运，而在ISE里又恰恰缺少这个I...
2018-06-22 15:12:57
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Vivado+IP.lic
2019-09-23
输入输出延迟单元IODELAY简介
2018-06-28
【SDK代码+ISE XPS工程】用ISE玩一玩Zynq---用于PL侧的和AXI_GP接口的DMA
2018-06-22
ug585-Zynq-7000-TRM_20171206
2018-05-28
空空如也
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