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RSS订阅原创 YunSDR小课堂-软件定义无线电概论(第58讲)
一旦二进制信息输入发射机，首先执行的任务是去除信息中的所有冗余或重复的二进制模式，以提高传输效率。数字信号处理与模拟射频的结合始终构成通信系统的基础。目前，许多日常使用的通信系统不再采用固定的模拟处理和固定电路，而是利用基于微电子技术的灵活中频、数字信号处理器、可编程数字逻辑、加速器及其他类型的计算引擎实现。随着计算技术、数字信号处理与数字通信算法、人工智能、射频硬件设计、网络拓扑等多项技术的进步，现代通信系统已演进为复杂、智能且高性能的平台 ，能够适应运行环境，实现实时、无误差的大容量信息传输。
2025-12-03 17:31:19
877
原创 RFSoC多芯片同步技术深度解析：基于PG269的Case 2架构设计——高精度射频阵列系统的时钟协同核心方案
PG269的Case 2同步架构通过硬件时序协同与软件可编程补偿的结合，解决了大规模射频阵列的核心同步难题，成为下一代科学仪器与通信系统的基石技术。SYSREF全局同步信号：作为JESD204C协议的基准时标，通过专用PCB走线或背板分发至所有芯片，对齐各通道的本地帧时钟（LMFC）边界。共享参考时钟源：所有RFSoC芯片接收同一低抖动外部参考时钟（如100MHz OCXO），消除本振频偏4。挑战：高频SYSREF（典型值≥500MHz）易受反射和串扰影响，导致各芯片采样窗口偏移。使用时钟缓冲器降低抖动。
2025-10-30 10:10:33
353
原创 记录分析回放应用案例分享：基于4台SDR设备级联的64通道全相干通感系统
随着 6G 通信技术加速演进，毫米波多用户 Massive MIMO、宽带空口传输等关键技术亟待验证，传统 SDR 设备受限于通道数量与相位稳定性，难以满足高指向性波束形成（需多通道协同）与长期测试稳定性（需低相位偏差）需求，尤其无法适配 6G 通感一体对 “通信 + 感知” 双模信号的同步处理要求。本方案构建的 64 通道系统，依托 4 台 MRF16 级联形成的 64T64R 架构，搭配专用时钟分配器和校准模块，实现±3%内的相位误差、±4%内的幅度误差，可精准模拟多波束并发传输。
2025-10-29 15:58:49
404
原创 5G专网客户案例分享：基于可编程5G的工业互联网产线验证系统
中层通过5G核心网（5GC）、5G基站（5G gNB）、5G终端（5G UE）打通云端与工业现场，解决传统网络时延不确定、连接不稳定的问题；此外为实现5G专网与其他无线标准（WIFI、ZigBee等）共存，还需要一套工业互联网现场无电线环境监测系统，保证无线信道的资源共享，避免频谱冲突。5G的高速率、低时延、海量连接等特性能够满足工业互联网的连接多样性、性能差异化以及通信多样化的网络需求，显著增强工业互联网产业供给能力，为工业互联网跨越式发展提供坚实的技术保障，全面支撑工业互联网新业务、新模式的创新发展。
2025-10-28 10:36:03
365
原创 5G专网平台客户案例分享：基于可编程5G的智慧电网巡检原型系统
非地面网络（NTN）和无人机终端因其广覆盖、灵活机动性和实时数据传输特性，成为扩展电网监测到偏远地区的关键赋能手段，但卫星链路的高动态性、协议兼容性以及无人机多设备协调是验证难点。上述系统通过集成NTN卫星回传（利用卫星将基站数据回传核心网）和无人机终端接入，可以扩展到智能巡检或分布式能源管理领域，实现快速电网巡检、全域数据覆盖与异常预警，进一步提升系统响应性和资源效率。应用中，摄像头捕捉实时图像，传感器监测设备状态，为电网运维提供高效、可靠的远程监控解决方案，适用于山区、沙漠等复杂环境。
2025-10-28 10:28:29
451
原创 5G科研平台客户案例分享：面向阵列信号处理的软件无线电通感一体原型系统
上述基于计算层、波束成型层与天线层的5G通感一体系统通过结合无人机平台，可扩展至低空物流、应急救援等领域，实现地面—低空一体化协同感知，进一步释放ISAC共享硬件资源、提升系统效率的技术优势。随着5G及未来6G通信技术快速发展，通信与感知一体化（ISAC）成为无线通信领域重要研究方向，该技术通过将被动设备（非连接设备）的感知功能和空间定位能力整合到移动通信网络中，使网络功能从单纯的通信扩展到更广的领域。硬件层提供通感计算、数字波束成型、相控阵天线等资源，整合前沿技术覆盖通信全流程，确保功能落地。
2025-10-28 10:12:16
397
原创 5G科研平台客户案例分享：-基于可编程5G网络的空天地海（水）跨域协同平台
该平台融合 5G 通信与卫星导航技术，整合无人机、无人车、无人船等终端，具备云网边端协同感知、云端智能决策、远程精准控制核心能力，可实现多无人集群全流程智能化管理。架构以光纤保障骨干网可靠，5G 空口实现终端灵活接入，形成 “有线 + 无线” 立体布局，满足校园带宽敏感与低时延业务需求，为智慧校园提供底层网络支撑。系统架构遵循“云-网-边-端”分层原则，深度耦合5G网络高可靠、低时延、大连接特性，构建集通信传输、协同控制与综合管理于一体的智能生态体系。西安电子科技大学（广州）北京理工大学（珠海）
2025-10-28 10:07:16
439
原创 RFSoC在射频阵列信号采集分析中的应用
RFSoC（射频系统级芯片）通过集成高性能ADC/DAC、数字上/下变频（DUC/DDC）及可编程逻辑，实现射频信号的直接数字化采样，省去模拟混频环节，从根本上简化接收机架构。高度集成化设计：集成RFADC（最高5.9GSps）和RFDAC（最高10GSps），消除外部前端需求，减少PCB面积达40%、功耗降低30%[1]。1GHz带宽下频率平坦度优于±0.5dB。射频直采架构：支持第二奈奎斯特区操作，输入信号频率高达7.125GHz，覆盖5G FR1/FR2、雷达等主流频段[1][2]。
2025-10-22 15:12:28
858
原创 软件无线电正式迈入 16 通道时代
另一方面，通感一体化的发展趋势，要求无线电系统不仅能够实现高效的通信功能，还需具备精准的环境感知能力，这同样对系统的通道数量和处理能力提出了前所未有的挑战。在这样的愿景下，16 通道的软件无线电系统能够提供更多的信号维度，有助于实现更精准的定位、更高效的通信以及更全面的环境感知。更多的通道数能够进一步提升系统的性能，如在大规模智能城市部署中，64 通道甚至更多通道的软件无线电设备可以实现对城市环境的全方位、精细化感知和通信覆盖，为城市的智能化管理提供更强大的数据支持；
2025-08-13 14:28:24
761
原创 开源无线硬件系列射频收发器模块 RFMC7000
面向开发者，提供丰富的设计示例，涵盖入门学习，产品开发和系统验证多个方面。特别是针对初级工程师， 由XILINX全球认证培训中心、ADI大学计划中国区合作伙伴威三学社定制了整套软件无线电学习在线课程，实现小白到专业工程师的飞跃。RFMC7000 模块的 FPGA 参考代码，可通过 SDK 软件修改射频工作状态，同时也提供了 JESD204B 参考 设计，可快速验证并作系统集成。作为标准的 FMC 子卡，支持不同厂家各种基带的适配，提供完善的参考设计。面向不同的行业的应用，提供不同规格的载卡，符合工业标准。
2025-07-22 14:37:03
313
原创 开源无线硬件系列射频收发器模块 RFMC6000
采用的 AD9361芯片相比，可实现低功耗，小体积等优势，并可保证灵敏度、动态范围性能。传统射频前端相比，可以实现低功耗，小体积等优势，并且可以保证灵敏度、动态范围性能。射频前端包括功率放大器，天线开关，巴伦等组件，提升了设备的实用性，不仅规格符合标准的FMC规范，而且实用性显著提升。射频前端包括功率放大器，天线开关，balun等组件，提升了设备的实用性。作为标准的FMC子卡，支持不同厂家各种基带的适配，提供完善的参考设计。面向不同的行业的应用，提供不同规格的载卡，符合工业标准。
2025-07-10 15:13:49
404
原创 AI Engine Kernel and Graph Programming--知识分享9
但是，请注意，AI引擎架构仅支持8位数据类型aie：：vector<uint8，16>、aie：：vector<uint8，32>、aie：：vector <uint8，64>、aie：：vector <uint8，128>的无符号整数向量运算。从上面的图形视图中，pktsplit输出的索引首先显示，然后是相应的数据包ID。因此，在AI Engine内核中，应该通过getPacketid API查询数据包ID，以确保代码在不同的编译中有效。对这些流的每次访问是同步的，即，如果数据在流中不可用，则读取暂停;
2025-06-11 11:15:35
690
原创 AI Engine Kernel and Graph Programming--知识分享8
在获取输入或输出缓冲区之后但在释放它之前，缓冲区归内核所有。内核可以负责通过指针或迭代器读取或写入缓冲区，而不会发生数据冲突。
2025-06-04 13:40:55
602
原创 AI Engine Kernel and Graph Programming--知识分享7
在某些情况下，如果您没有在每次调用内核时消耗相当于缓冲区端口的数据，或者如果您没有在每次调用时产生相当于缓冲区端口的数据，那么您可以通过在内核函数原型中使用BRAC声明BRAC缓冲区端口来声明内核端口来控制缓冲区同步。下面的例子说明了内核简单的使用：· ifm：同步输入缓冲区端口。· wts：异步输入缓冲器端口。· ofm：异步输出缓冲器端口。下面的声明通知编译器在进入内核时忽略名为wts的缓冲区的同步。
2025-05-29 10:52:12
899
原创 AI Engine Kernel and Graph Programming--知识分享6
缓冲器端口可以被分配在内核执行的区块的物理存储器中，或者在可访问的相邻区块的物理存储器中。·如果两个内核被放置在共享AI引擎内存模块的不同tile中，编译器将推断出乒乓缓冲区，允许两个内核同时写入和读取，但不写入相同的内存区域（参见下图中tile（10，0）中的k1，tile（11，0）中的k2以及（10，0）中实现为乒乓缓冲区的共享缓冲区）。·如果两个内核位于同一个瓦片上，编译器使用单个内存区域进行通信，因为它们不是同时执行的（参见下图中瓦片（8，0）中的k1和k2以及（7，0）中的单个共享内存块）。
2025-05-23 14:52:56
1088
原创 AI Engine Kernel and Graph Programming--知识分享5
一个AI引擎程序必须包括一个用C++编写的数据流图规范。自适应数据流（ADF）图是具有单个AI引擎内核或通过数据流连接的多个AI引擎内核的网络。图形可以使用特定构造与可编程逻辑（PL）、全局存储器和/或主机处理器交互。input_plio和output_plio端口对象可用于建立到可编程逻辑或来自可编程逻辑的流连接，input_gmio和output_gmio端口对象可用于建立到全局存储器或来自全局存储器的存储器映射连接，RTP（RTP参数）对象可用于在图形执行期间设置和控制内核所需的参数。
2025-05-19 09:22:47
957
原创 AI Engine Kernel and Graph Programming--知识分享4
AI引擎API为基于向量的矩阵乘法提供了一个aie：：mmul类模板。多个中间矩阵相乘的结果被累加以给出最终结果。有关支持的矩阵乘法形状(M*K*N)和数据类型的更多详细信息，请参阅《AI Engine API用户指南》(UG1529)中的矩阵乘法。AIE：：MMUL操作MUL和MAC接受用于基于向量的矩阵乘法的行主格式数据。然后，对于aie：：mmul的Mac操作，按M*K或K*N排列数据。这种数据洗牌可以在PL或AI引擎中完成。本节给出了A(*)×B(*)矩阵乘法的一个例子。
2025-05-12 11:18:04
523
原创 AI Engine Kernel and Graph Programming--知识分享3
有限脉冲响应（FIR）滤波器由以下等式描述，其中x表示输入，C表示系数，y表示输出，并且N表示滤波器的长度。以下是一个32抽头滤波器的示例。每个输出需要32次乘法。如果将cint16作为数据类型和系数类型，则在内核中计算一个样本需要4个周期，因为每个AI Engine每个周期可以执行8个MAC操作。如果数据从一个流端口（32位）流传输，则一个数据可以产生一个输出（在处理过程中）。因此，设计是计算限制的。您将看到如何将内核拆分为4个级联内核，以便每个周期处理一个样本。
2025-05-09 14:24:22
1073
原创 AI Engine Kernel and GraphProgramming--知识分享2
对于内核在单独但相邻的AI引擎中的情况，可以通过在使用乒乓缓冲器的两个相邻AI引擎瓦片之间共享的数据存储器模块来执行通信。自由运行的内核必须定义自己的图形。在多个内核适合于单个AI引擎的情况下，可以使用AI引擎的本地数据存储器中或AI引擎直接访问的三个相邻存储器中的任何一个中的公共缓冲器来建立两个或更多个连续内核之间的通信。AI引擎编译器将多个内核分配到单个AI引擎中，如果它们的组合总运行时间比率小于1，并且多个内核适合AI引擎程序内存，并且如果总资源使用量（如流接口数量）不超过AI引擎瓦片限制。
2025-05-06 10:37:07
631
原创 AI Engine Kernel and GraphProgramming--知识分享1
AI引擎的强大之处在于它能够使用两个向量执行乘法累加（MAC）操作，为下一个操作加载两个向量，存储来自前一个操作的向量，并在每个时钟周期中递增指针或执行另一个标量操作。每个AI引擎都包含一个矢量和标量处理器、专用程序内存、本地32 KB数据内存、对本地内存的访问以及三个相邻的AI引擎，方向取决于它所在的行。它与PL、全局内存和PS交互，具有特定的结构，如PLIO（图形编程中的端口属性，用于与可编程逻辑进行流连接）、GMIO（图形编程中的端口属性，用于与全局内存进行外部内存映射连接）和RTP。
2025-04-30 13:39:50
923
原创 Versal Adaptive SoC AI Engine 知识分享7
列重置和阵列接口瓦片重置的组合（参考AI引擎阵列层级）实现了部分重新配置用例，其中包括AI引擎瓦片和阵列接口瓦片的子阵列可以被重置和重新编程而不干扰相邻子阵列。在AI Engine阵列配置中有两种顶级方案：通电时的AI Engine阵列配置和AI Engine阵列部分重新配置。2.使用NPI配置AI引擎阵列：上电后，PMC使用NPI接口对AI引擎阵列中的不同全局寄存器（例如PLL配置寄存器）进行编程。5.AI引擎阵列编程：AI引擎阵列接口需要从NoC接口通过内存映射的AXI4进行配置。
2025-04-28 09:58:25
710
原创 Versal Adaptive SoC AI Engine 知识分享6
之所以需要它，是因为每个通道的寄存器宽度为48或80位，而向量寄存器和数据存储器的宽度为8、16、32或64位2的幂。例外情况（从位0到7）：零，无穷大，微小（下溢），巨大（上溢），不精确，巨大的整数和除以零。累加器到级联流和级联到累加器：级联流以链的形式连接阵列中的AI引擎，并允许AI引擎将累加器寄存器（384位）从一个传输到下一个。乘法累加器（MAC）路径：主乘法路径从向量寄存器读取值，以用户可控的方式排列它们，执行可选的预加，将它们相乘，并且在一些后加之后，将它们累加到累加器寄存器的先前值。
2025-04-21 14:29:40
1094
原创 Versal Adaptive SoC AI Engine 知识分享5
AI Engine是一款高度优化的处理器，具有单指令多数据（SIMD）和超长指令字（VLIW）处理器，支持定点和浮点精度。如下图所示，AI Engine 有一个内存接口，一个标量单元，一个向量单元，两个加载单元，一个存储单元，以及一个指令提取和解码单元。32位标量RISC处理器○通用指针和配置寄存器文件○支持非线性函数（例如：sqrt、Sin/Cos和InvSqrt）○标量ALU，包括32 x 32位标量乘法器○支持标量定点和标量浮点之间的数据类型转换三个地址生成器单元（AGU）
2025-04-17 09:23:29
809
原创 Versal Adaptive SoC AI Engine 知识分享4
为了馈送存储器映射的AXI 4接口，NoC模块包含存储器映射的AXI 4桥，其接受来自NoC NSU接口的存储器映射的AXI 4传输，并且充当内部存储器映射的AXI 4接口开关的存储器映射的AXI 4主设备。然后，内部错误（如PLL锁定丢失）与四个传入中断进行OR运算，得到的四个中断直接连接到NPI接口上的NPI中断信号，NPI接口是一个32位宽的存储器映射AXI4总线。中的存储器映射的AXI 4互连能够将传入的存储器映射的信号水平地移动到正确的列，然后通过开关将它们垂直地转发到该列的底部。
2025-04-14 16:27:47
1039
原创 Versal Adaptive SoC AI Engine 知识分享3
本节描述了AI Engine阵列内以及AI Engine Tile和可编程逻辑（PL）之间的数据通信示例。
2025-04-10 10:02:03
663
原创 软件定义无线电42
该算法是为基于分组的OFDM协议设计的，特别是IEEE 802.11系列标准，它利用由固定长度序列的重复版本组成的序文的自相关特性。相反，延迟的时序偏移导致属于下一个OFDM符号的CP的一部分被包含在当前OFDM符号的FFT窗口中。这是通过特殊设计的训练序列来实现的，这些序列是发射机和接收机都知道的，并且可以在接收机中使用自相关和互相关技术来检测。在基于OFDM的标准中，如IEEE 802.11，通常定义了最坏情况下的采样频率偏移(和CFO)，制造商必须遵守该标准，以便其设备符合标准。
2025-04-08 13:11:50
992
原创 软件定义无线电41
因此，我们可以把OFDM符号的开始放在CP内的任何地方，只要我们补偿由此产生的相移(这是由均衡器补偿的)。在左边，多径信道的瞬态阶段现在发生在CP期间，因此不影响子载波。可以观察到，由于保护间隔是使用OFDM符号的一部分形成的，因此在CP和OFDM符号的开始之间没有不连续。因此，通过采用正交子载波，信号可以在频率上重叠或，并在接收器上分离，而不需要昂贵的带通滤波器，这与通用MCM不同。注意，OFDM符号之间仍然存在不连续，但这些可以通过应用窗口技术在一定程度上减轻，以类似的方式在频谱分析中使用的窗口。
2025-04-07 14:10:50
188
原创 Versal Adaptive SoC AI Engine 知识分享2
块DMA控制器分为两个单独的模块，S2MM用于将流数据存储到内存（32位数据），MM2S用于将内存的内容写入流（32位数字）。电路交换流中传输的字的延迟是确定的；都有一个AXI4流互连（也称为流交换机），它是一个完全可编程的32位AXI4串交叉开关，并通过内存映射的AXI4互连进行静态配置。对于四个方向（南、西、北和东）中的每一个，偶数和奇数端口都有单独的端口，以及三个地址生成器、两个负载和一个存储。较低的18位表示0x0000到0x3FFFF的块地址范围，后面是表示行位置的5位和表示列位置的7位。
2025-04-07 09:55:18
746
原创 软件定义无线电40
子载波频率是正交的，这使得干扰子信道可以在接收机处分离，与非正交多载波调制(MCM)相比，提高了频谱效率。此外，循环前缀(CP)保持了多径信道中子载波的正交性，提供了一种防止信道引起的码间干扰(ISI)的机制。这些子通道中的每一个都足够窄，以确保它们单独经历“平坦衰落”，这意味着单个子通道的响应是恒定增益，或简单的线性响应。在单载波系统中，如QPSK和QAM，均衡器通常在时域中使用自适应滤波器实现，其权重使用发送端和接收端都知道的训练序列更新以及自适应算法，如递归最小二乘(RLS)或最小均二乘(LMS)。
2025-04-03 09:59:06
415
原创 Versal Adaptive SoC AI Engine 知识分享1
Engine具有自定义存储器层次结构、AI互连上的多播流功能以及AI优化的向量指令支持，可针对各种计算密集型应用进行优化，例如，支持所有经典无线电功能以及宽带/多频带功能的高级无线电系统、5G无线通信、（无需使用基于矢量DSP的ASIC），以及通过在可接受的性能下实现确定性延迟和低神经网络延迟，在数据中心应用中实现机器学习推理加速。Versal AI Core系列通过AI Engine提供突破性的AI推理加速，专为广泛的应用程序而设计，包括用于动态工作负载的云和用于大带宽的网络，同时提供高级安全功能。
2025-04-02 15:37:24
1056
原创 软件定义无线电39
使用Simulink使系统设计人员能够在将IP功能集成到Vivado设计之前快速模拟和测试IP功能，例如，可以利用Simulink源块为仿真提供适当的刺激，并且可以使用Sink块来可视化时间和频域的结果。此外，这是在设计中设置时钟速率和采样速率的地方。对于SDR设计，这可能涉及在接收器的信号处理链中较早地抽取信号，或者相反，在发射器的信号处理链中较晚地插值。根据PL设计的大小，生成一个新的比特流可能需要很长时间，因此，PL调试可能是一个耗时的过程，特别是如果需要多次重新生成比特流，以尝试不同的解决方案。
2025-04-02 10:26:54
708
原创 软件定义无线电38
启用的RF-ADC片提供了一个输出时钟，它驱动相同片的AXI4-Stream输入，以及设计中以相同频率工作的其他IP的AXI4-Stream接口。如图13.12所示，RFDC内的每个磁都有自己的差分输入时钟，该时钟可以来自采样时钟(时钟速率等于采样速率)，也可以来自较低频率的参考时钟，该参考时钟可以使用内部磁片锁相环将其放大到采样速率。在期望的采样率非常高的情况下，例如靠近PL和RFDC之间的接口，这可能会促使设计更改，例如增加RFDC中进行的抽取或插值的数量，以允许在PL中使用较低的采样率。
2025-04-01 09:52:31
1196
原创 软件定义无线电37
硬件平台可以是预合成形式，它不包含比特流，但可以更快地构建，或者是实现后形式，它包含已实现的设计和最终的比特流。Vitis加速库——开源，性能优化的硬件加速库，用于常见的数学，DSP和统计功能，以及特定领域的工作流，如机器学习(ML)，图像处理等。设计的硬件和软件元素通常一起进行测试，例如，只有在硬件设计成功编程的情况下，才能对基于PS的驱动程序进行全面测试。因此，调试和解决错误的过程是硬件软件协同设计方法的一部分——硬件设计中的错误修复需要在PS中进行测试，而PS中的更改需要使用硬件设计进行测试。
2025-03-31 10:32:23
538
原创 软件定义无线电36
设计中所有基于PL的组件都必须包含在HDL描述中，包括外部IO，内存，使用的任何强化资源(如RFDC或SD-FEC块)以及与PS的接口。RFSoC设备在PL和PS中实现了该标准的第四次迭代(AXI4)，并且有三种关键类型的AXI4总线可用于RFSoC设计:AXI4, AXI4-lite(都用于内存映射接口)和AXI4-stream(用于点对点数据传输)。AMD提供用于RFDC和SD-FEC模块的IP内核，以及用于DSP和通信的丰富的高价值内核库，可加速SDR硬件设计，以及用于一系列应用的更多IP。
2025-03-28 10:27:55
801
原创 软件定义无线电35
最突出的杂散通常是谐波，位于输入频率的整数倍，这是由非线性引起的样率和信号频率(这决定了奈奎斯特工作区域)。制造商使用噪声谱密度(Noise Spectrum Density，NSD)作为测量和表示RF采样设备噪声性能的替代方法此外，NSD给出了数据转换器灵敏度的更真实的图像，确定其捕获低功率信号的能力。最突出的杂散通常是谐波，位于输入频率的整数倍，这是由数据转换器和外部组件非线性引起的。此外，交错ADC由于子ADC之间的直流偏置、增益和相位不匹配而产生杂散，其频率与数据转换器的输入频率和采样率有关。
2025-03-27 10:49:04
808
原创 软件定义无线电34
12.3 频率规划即使最好的数据转换器中也存在噪声和杂散，因此必须采用策略来减轻它们的影响，如频率规划。它利用了许多杂散的确定性与其频率内容的可计算性。根据一组已知的参数预测频谱中杂散的位置相对简单，频率规划涉及调整这些参数以避免杂散分量和感兴趣的信号之间的重叠，并将杂散定位在可以通过滤波轻松去除的频率上。 到目前为止，在我们的讨论中，我们只直接计算了杂散的频率，而忽略了ADC情况下混叠效应的讨论。作为ADC采样过程的结果，位于高奈奎斯特带的杂散将被混叠回第一个奈奎斯特带，增加了杂散干扰感兴趣信
2025-03-26 11:02:31
1043
原创 软件定义无线电33
需要注意的是，当增加采样率时，噪声的总能量保持不变。最好的情况是数据转换器的分辨率和它的ENOB是相等的，但在实践中通常不是这样。例如，一个数据转换器可能被宣传为具有10位的分辨率，但由于本章讨论的噪声和频谱成分，其实际分辨率可能只有8.5位。在考虑孤立的数据转换器，即忽略外部元件的影响时，设计人员可以参考制造商的数据表来了解谐波性能的信息。例如，ZCU208和ZCU216 RFSoC开发板使用单独的时钟子板CLK104，它使用两个参考时钟，抖动清除器和时钟合成器为数据转换器创建必要的时钟信号。
2025-03-25 10:57:19
985
原创 软件定义无线电32
可变输出电流(Gen 3/DFE)——允许RF-DAC的输出电流进行控制，此选项在文件中的所有rf - dac中都是持久的，不能为单个rf - dac设置。如果使用中频级，RF- DAC的输出另外经历模拟混合级，将信号调制到基带以上的频率，但低于最终的RF载波频率。在C2C 模式中，DUC的I/Q输出在整个数据路径中保持独立，Q信号到奇数RF-DAC，而I信号继续沿着偶数RF-DAC。在C2C 模式中，DUC的I/Q输出在整个数据路径中保持独立，Q信号到奇数RF-DAC，而I信号继续沿着偶数RF-DAC。
2025-03-24 09:50:24
959
原创 软件定义无线电31
与RF-ADC采样链一样，第一个FIR滤波器级具有最锐利的截止，由于感兴趣的信号与要衰减的频谱图像位置之间的差距越来越大，随后的滤波器具有逐渐更宽松的响应。RFSoC结构为tile和block的层次结构，每个单独的RF-DAC和RF-ADC包含在一个block中，一个，两个或四个block组成一个tile，具体取决于器件。可用tile的数量也根据设备的不同而不同。RF-DAC和RF-ADC之间的一个明显区别是，RF-DAC的分辨率在所有设备上都是14位，而RF-ADC的分辨率则是12位和14位混合配置。
2025-03-21 10:41:12
870
原创 YunSDR AIR：从架构革新到智能融合的演进之路
基于Sora系列产品的成功经验，威视锐科技在2013年推出了YunSDR系列SDR平台，采用ADI和AMD(XILINX)最新的射频收发器和FPGA，提供高性能大带宽的接口，一直在引领软件无线电行业的硬件更新，率先推出四通道200MHz带宽的Y590，率先支持40G/100G光口和PCIe3.0x16。YunSDR系列Y780支持8x8的200MHz带宽，已经是第二代软件无线电的极限规格，典型的Y590支持4x4的200MHz带宽，可以满足4G和5G的大部分应用场景。
2025-03-18 13:53:17
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