软件定义无线电28

9.6 RF-ADC工作原理

9.6.1 实信号架构

正如前面9.2节所讨论的，在RF-ADC之前，需要适当的放大和模拟滤波。如果接收到的射频信号通过滤波器、放大器等直接从天线到达，那么它可以被认为是一个实输入信号。此外，如果接收到的RF信号使用实模拟振荡器混合到中频，那么它在到达RF- ADC时仍然是实数。图9.26说明了射频直采架构，然后是射频到中频架构。

在第一种情况下，RF信号由RF- ADC直接数字化，这意味着在数字化之前，它不经过基带或中频频率的解调。因此，所有的解调都可以以数字方式进行。也就是说，射频带通信号必须在RF-ADC射频输入范围内。

如果接收到的射频信号高于第二奈奎斯特区，则可能需要首先将其解调到合适的中频频率。这可以通过射频到中频混频器实现，可以使用多级架构，使最终的中频频率在RF-ADC的工作范围内。请注意，在RF-IF混合阶段之后需要进行模拟带通滤波，因为混合过程也会在更高的频率上产生不需要的频谱分量。

9.6.2复信号架构

如果使用模拟I/Q(复)混频器对接收到的射频信号进行解调，则它成为一个复模拟信号，即我们获得两个信号分量，一个用余弦(I)解调，另一个用正弦(Q)解调，它们一起形成一个复信号，因此需要一对RF-ADC。复数格式允许接收更高带宽的信号。最终的体系结构如图9.27所示。

在这个架构中，射频信号通过一个复混频器被解调到基带，这产生两个信号，表示为I和Q(同相和正交)。然后，I相和Q相分别通过放大器和低通滤波器。然而，在考虑I/Q混频阶段时，有一些问题需要注意：本地振荡器可能不会产生由90度分离的输出解调的数学原理依赖于I相位和Q相位之间的正交性，这意味着I相的一小部分可能会进入Q相，反之亦然；I相和Q相的增益可能略有不同，这种影响可以通过采用耦合放大器或双放大器来缓解，而不是使用两个完全独立的放大器；由于元件公差，以及环境和老化影响，应用于I和Q相位的低通滤波器的响应可能略有不同；I和Q路径上的信号可能会经历不同的电压偏移。

每个RF-ADC都包含一个QMC块，可用于校正上述影响，否则会损害信号完整性。设计人员必须结合自己的逻辑来检测错误并生成校正信号。复信号架构可以表示两倍实信号带宽的信号。

9.6.3 操作模式

为了支持这些不同的无线电架构，RF-ADC模块可以在两种不同的模式下工作:Real - to – Complex（R2C）和Complex-to-Complex（C2C）。

在R2C 模式中，实信号通过射频通道输入RFDC，然后与复NCO的输出混合，形成复I/Q输出。对于Dual RF- ADC片，上半部分和下半部分都可以以这种方式处理一个输入RF信号。类似地，每个Quad 片中的RF-ADC都可以支持一个输入信号，总共提供四个通道。

在C2C 模式中，复信号通过射频通道输入射频数据转换器，然后使用复振荡器混合形成复输出。在这种配置中，一个射频信号需要两个射频通道，一个用于模拟I输入，另一个用于模拟Q输入。因此，Dual RF- ADC片只能支持一个射频信号，而Quad RF- ADC片可以支持两个。

9.6.4 多波段接收

某些情况下，可能需要将多个标准的接收通道组合在一起，以便它们可以共享来自单个RF-ADC的输入。RF-ADC通过多波段接收支持此用例。

RF-ADC可以在“多频带模式”下工作，其中输入模拟信号由混合到不同载波频率的信号组成。在多频段配置中， Single RF-ADC片可以支持2个或4个频段。RF-ADC可以在“多频带模式”下工作，其中输入模拟信号由混合到不同载波频率的信号组成。在多频段配置中，单个RF-ADC片可以支持2个或4个频段。

举个例子，Quad RF- ADC片可用于接收同一奈奎斯特区域内的四个不同频段。单输入信号包含混合到第一个奈奎斯特区域内的四个载波频率的信号:450 MHz、750 MHz、1.5 GHz和1.7 GHz。这个输入信号的频谱如图9.28所示。一个 RF-ADC片在多频段模式下的工作如图9.29所示。

9.6.5 多片同步

RFDC包含灵活的时钟和数据接口，支持各种应用程序。从本质上讲，每个RF-ADC片都是独立计时的，并且片内的延迟是一致的。然而，对于某些应用程序，需要多个块甚至多个RFSoC设备，因此非常希望跨块匹配延迟。这可以通过片块同步选项来实现，在所需的片面上分配一个SYSREF时钟。ADC Tile0被视为所有其他片同步的“管理片”，因此它必须启用多片同步。

9.6.6 真实世界场景中的奈奎斯特区域

如前所述，理想的SDR应设计得具有最大的灵活性，因此它应在尽可能宽的带宽上提供软件可编程操作。这意味着在整个奈奎斯特带中应用模拟滤波器，所有的频带选择都是数字完成的。理想的模拟滤波器具有“砖墙”响应，通带和阻带之间的直接转换恰好位于奈奎斯特带的边界。然而，在实践中，这是不可能实现的.

在实践中，滤波器具有一个或多个过渡带，即在通带和阻带之间具有滑动增益的频率范围。因此，目标是将最大信号带宽限制在略小于一个奈奎斯特带。因此，衰减和混叠的影响在每个奈奎斯特区的边缘特别明显，如图9.30所示，RF-ADC采样率为 4 GSps。出于这个原因，应该通过频率规划来避免非常靠近奈奎斯特带边界的信号。举一个简单的例子，假设接收到的信号落在奈奎斯特区的边缘区域内，这是不希望的，但可以很容易地通过调整RF-ADC采样频率来解决。在图9.30所示的示例中，1.9 - 2.0 GHz频段位于第1奈奎斯特带的边缘区域内，但如果RF-ADC采样频率从4 GSps降低到3 GSps，则信号将位于第2奈奎斯特带的中心部分。

RF-ADC之前的模拟低通或带通滤波器是外部组件，因此是与应用或用例以及信号频带相关联的独立设计选择。开发板可能包括一些预封装的模拟滤波器支持，以补充RFSoC板上的RF-ADC。

9.7 设计工具支持

通过包含RF Data Converter IP核，可以将优化的RF- adc添加到任何RFSoC Vivado IP Integrator项目中，如图9.31所示。该ip充当RF-ADC和RF-DAC的可配置包装器，可以对每个模块进行定制。每个RF-ADC和RF-DAC都可以单独开启和配置。GUI上可用的引脚将更新以匹配已启用的RF-ADC和RF-DAC。此外，定制选项取决于所选择的RFSoC设备。对于IP核，RFDC块按照它们的原理图库分配来命名。为了编程方便，通过软件驱动程序文档，它们也被称为tile 0到tile 4。由于Vivado使用这两种术语，图9.32将Tile的板卡分配名称和软件驱动程序名称相关联。

9.7.1 RF-ADC tile配置

在IP Integrator中配置RF-ADC时，有许多选项可用于将整个模块配置为整体，以及启用和配置单个RF-ADC。注意：下面的大多数配置选项可以通过IP Integrator初始设置，然后由数据转换器应用程序编程接口(API)动态重新配置，可以使用C语言，也可以使用RFDC PYNQ Python Driver。在IP Integrator设计中，首先启用并正确连接任何所需的tile是很重要的。

1.RF-ADC 片配置选项

第一组选项位于片配置页面的顶部，其中包含片内每个RF-ADC共用的参数。这些选项可以在图9.33中看到。

这里有三个选项需要注意：多片同步——同步分组RF-ADC片的时钟；链路耦合——确定RF-ADC片是交流还是直流耦合；转换器频带模式——确定RF-ADC片是否在单波段或多波段模式下运行。

2.单个RF-ADC 配置选项

第二组选项可针对tile内的每个RF-ADC块单独配置。这些选项进一步分为四类：通用选项，数据设置，混频器设置和模拟设置。这些选项的RF数据转换器GUI如图9.34所示。

总体设置如下：ADC使能——每个ADC可独立使能；反向Q通道输出——只有当I/Q输出数据被选择和精细混频器被启用时才可配置；抖动——增加少量的噪声信号，以提高频谱纯度，除非样本低于RF-ADC最大采样率的0.75倍，否则应启用；旁路后台校准(Gen 1和Gen 2) ——如果启用，则在IP核中实现后台校准逻辑，仅在实景模式下可用；启用TDD实时端口(Gen 3) ——将tdd_mode端口添加到IP中，通过关闭RF-ADC的部分电源来节省功耗；启用ADC观测通道端口(第三代)——将tdd_obs端口添加到IP中，提供特定RF-ADC块的观察端口。

数据设置如下：数字输出数据——将RF-ADC的数据配置为实数或复数；抽取模式——设置RF-ADC内DDC的抽取值；每个AXI4-Stream Word的样本。

混频器设置如下：混合器类型——旁路，粗或细；混频器模式-R2R，R2C或C2C；粗混频器频率；细混频器频率；细混频器相位。

模拟设置：奈奎斯特区域——选择偶数或奇数奈奎斯特区域操作；校准模式——模式1最适用于奈奎斯特区边界10%以内的信号，模式2对于超出此范围的信号是最佳的。第三代引入了“自动”模式，适用于所有输入频率。

9.7.2 RF-ADC时钟配置

RF Data Converter GUI中的系统时钟选项卡允许单独配置每个片的时钟设置。启用的tile是可配置的，未启用的tile显示为灰色。图9.34显示了这个时钟选项卡，适用于ZCU208 RFSoC板的配置。

可用的设置可以总结为：采样率；最大采样率；PLL 使能——选中复选框以启用tile的PLL，如果禁用则将绕过该锁相环，如果启用则tile根据提供的参考时钟生成自己的时钟；

参考时钟-设置tile的输入时钟，必须是采样率的整数倍；锁相环参考时钟——不能被设计师改变，显示锁相环中的参考时钟频率，只有当PLL被启用时才会给出；Ref Clock Divider；

结构时钟-显示驱动数据转换器所需的最小时钟；时钟输出-可选tile的输出时钟，可用于驱动AXI流(AXIS)时钟；时钟源(第3代)——配置哪个tile时钟将驱动每个tile，时钟只能分布在相邻的tile之间；分配时钟(第3代)——配置所选tile是否会分配其时钟。选项是off(无分布)，输入参考时钟(转发tile参考时钟)和输出PLL时钟(由on tile PLL生成的采样时钟)，对于第1代和第2代设备，时钟分配选项不可用。

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