软件定义无线电3

3.Zynq UltraScale+RFSoC简介

3.1 RFSoC作为SDR平台

RFSoC平台包括：高速ADC和DAC、处理系统、FPGA可编程逻辑、前向纠错编解码模块、集成收发器。

3.1.1 RFSoC单芯片解决方案

RFSoC包括创建完整无线电系统所需的所有功能，不必从外部添加模拟组件。图3.1展示了RFSoC单芯片解决方案与其他设计方案进行了比较，其余方案都需要多个芯片。 由于其高度集成的特性，RFSoC可以提供比其他替代方案简单多的SDR架构

3.1.2 RFSoC亮点

1. 移去了对前端无线电芯片的要求

RFSoC中集成了RF DAC和RF ADC，消除了对外部前端无线电处理的需求。也因此减小了系统的物理体积、简化了PCB（Printed Circuit Board）布局、减少了功耗、降低了传输和接收路径的延迟。

2. 灵活性和可重新编程性

RFSoC完全集成，PS与PL中操作的硬件设计元件以及RFDC和SD-FEC块具有低延迟连接。这意味着可以在PS端灵活地进行控制操作、减少了设计工作量、实现了计算密集型算法的硬件加速。

3. 性能和特点

RFSoC设备支持高达5.9 GSps的ADC采样率和高达10 GSps的DAC采样率，可以捕获并生成极宽的带宽信号。RFSoC还支持在第二奈奎斯特区操作，RF输入信号频率高达7.125 GHz2。RFSoC使用射频直采架构，覆盖大多数常用的信号频带，并最小化了外部模拟电路。

RFSoC集成了16个发射通道和16个接收通道。除了在同一RFSoC设备上组合和同步多个信道，还可以组合和同步多个设备，能够创建具有更多通道的SDR系统。

PS中功能强大的Arm多处理器系统与巨大面积的PL相结合，为实现SDR功能提供了巨大的空间。集成了优化的硬件化模块，以提供前端发射和接收功能以及SD-FEC编码和解码，减少了设计的工作量并且运行功耗很低。

集成的GTY收发器通过固定链路提供高速连接，非常适合构建网络基础设施。并且，RFSoC设备具有安全性和平台管理功能

3.2 一种用于射频应用的片上系统

Zynq UltraScale+RFSoC是AMD近年来发布的几种SoC设备之一。Zynq-7000于2011年发布，是第一款基于FPGA的SoC，将FPGA可编程逻辑与双核Arm应用程序处理系统相结合。随后，功能更强大的Zynq UltraScale+MPSoC紧随其后，以及最近的RFSoC，它是MPSoC的相关产品，代表了一个单芯片自适应无线电平台。Zynq UltraScale+RFSoC具有与Zynq Scale+MPSoC等效的PS，但没有图形和视频编码功能。三个SoC系列之间的高级功能比较如图3.2所示。与RFSoC设备相比，Zynq-7000和MPSoC设备的硬件资源差异要大得多。RFSoC范围内的设备之间的主要区别在于RFDC和SD-FEC块的数量和规格。

3.3 Zynq UltraScale+RFSoC架构概述

RFSoC设备的架构概述如图3.3所示。

3.3.1 RFSoC设备

RFSoC四代设备分别称为第1代、第2代、第3代和RFSoC DFE设备。每一代设备的命名约定分别为：ZU2XDR、ZU3XDR、ZU4XDR、ZU6XDR。其中，“X”被替换为一个数字以标识特定设备。图3.4介绍了四代设备的选择。

其中，RF ADC和RF DAC的数量因设备而异，每个最多16个。最大可用RF-ADC采样率与数据转换器内RF ADC的配置有关。

速度等级表示PL中逻辑元件的时序特性/性能。在写入时，RFSoC的PL有八个不同的速度等级。它们是2E、2I、2LE、2LI、1E、1I、1M和1LI，其中较高的数值对应于较快的PL定时性能。“L”表示低功率模式，而“E”、“I”和“M”分别表示扩展、工业和军用。这些速度等级决定了PL的最大时钟速率，这取决于设备，但通常高达几百MHz。

3.3.2 处理系统 

PS由几种不同类型的硬化处理资源组成，包括应用程序处理单元（Application Processing Unit，APU）、实时处理单元（Real-Time Processing Unit，RPU）和平台管理单元（Real-Time Processing Unit，PMU），这些处理器用于运行SDR应用程序的软件堆栈。

PS可以与PL一起使用，以创建一个完整的SDR系统。接下来详细介绍PS中的一些设备。

1. 应用程序处理单元APU

APU概述图如图3.5所示。他包含一个四核Arm Cortex-A53处理器，该处理器承载四个处理核心，每个核心都有自己的专用计算单元。其中包括浮点单元（Floating-Point Unit，FPU）、Neon媒体处理引擎（Media Processing Engine，MPE）、加密扩展（Media Processing Engine，MPE)）、内存管理单元（Media Processing Engine，MPE）和每个核心的专用1级缓存。整个APU可以访问Snoop控制单元（Snoop Control Unit，SCU）和2级高速缓冲存储器。

2.实时处理单元RPU

实时处理单元包含两个Arm Cortex-R5核心，用于实时应用和确定性系统控制，并提供低延迟性能。RPU包含许多计算单元和存储器，其中包括一个FPU、紧密耦合存储器（Tightly Coupled Memories，TCM）、两个本地缓存和一个存储器保护单元（Tightly Coupled Memories，MPU）。RPU架构概述如图3.5所示。

3.平台管理和安全

PMU由一组三个MicroBlaze处理单元组成，并包含多个存储器以及能够有效管理RFSoC设备的固件。RFSoC设备的安全性由配置安全单元（Configuration Security Unit，CSU）处理，该单元由安全处理器块（Configuration Security Unit，SPB）和加密接口块（Configuration Security Unit，CIB）组成。与PMU类似，SPB包含三个MicroBlaze处理单元。这些功能管理Arm处理器的安全引导和其他一些安全功能，如物理不可控制功能（Configuration Security Unit，PUF）和篡改保护。CIB包含几个用于安全应用的加密块：具有Galois计数器模式的高级加密标准（Advanced Encryption Standard with Galois Counter Mode，AES-GCM）、SHA-3和RSA 4096

3.3.3 可编程逻辑

RFSoC设备上可用的PL相当于FPGA。RFSoC的PL架构如图3.7所示，其中突出显示PL功能、RF数据转换器和AXI端口。

1. 逻辑结构

每个RFSoC都包含大量的CLB。这些资源是实现DSP算法以及更一般的逻辑电路的基础。CLB在FPGA逻辑结构中按列排列，与开关矩阵紧密对齐，支持相邻资源之间的信号路由。本地路由逻辑包括多路复用器和优化的算术进位逻辑。单个CLB的组成如图3.8所示。

2.高级可扩展接口（Advanced eXtensible Interface，AXI）

AXI端口能够在RFSoC的PL和PS之间进行数据传输，RFSoC中采用AXI4标准。

3.DSP48E2片

SDR发射机和接收机需要有限脉冲响应（Finite Impulse Response，FIR）和滤波器、快速傅里叶变换（Fast Fourier Transforms，FFT）和其他处理。DSP48E2片提供高速乘法累加（Fast Fourier Transforms，FFT）器件，示例如图3.9所示，图中突出显示了片中包含的算术和逻辑运算符的结构。

图 3.9 DSP48E2片

4.Block RAM和Ultra RAM

PL包含用于数据存储的Block RAM和Ultra RAM。这些密集的高速存储器适合存储大量数据。Block RAM可以被设置为用作RAM、ROM或先进先出（First In First Out，FIFO）缓冲器。单个Block RAM可以被配置为存储高达36Kb数据的单个存储元件，或者被配置为两个单独的存储器，每个存储器能够存储18Kb数据。它们在PL存储器中是独一无二的，因为它们具有重塑的能力。Ultra RAM提供比Block RAM大得多的存储空间，一片存储高达288 Kb的数据一个Ultra RAM无法重塑，但多个Ultra RAM块可以组合起来形成超大的片上存储器。单个Ultra RAM块具有4096个元素72位的固定地址配置。

5.连接性

RFSoC PL具有许多不同的接口，用于连接到外围设备。与MPSoC设备一样，这主要是使用多路复用输入/输出（Multiplexed Input/Outpu，MIO）来实现的。MIO提供了一个灵活的接口，用于配置引脚和外围接口之间的路由映射，类似于一个非常大的多路复用器。支持MIO的外围设备包括：UART、SPI、CAN、I2C总线、通用IO、千兆以太网（GigE）、NAND闪存、USB 3.0、SD卡和Quad SPI。

可以通过PS内的高速串行输入输出单元（Serial Input Output Unit，SIOU）实现额外的外围连接。这支持PCIe、USB 3.0、DisplayPort、SATA和以太网协议。某些连接也可以通过扩展MIO进行访问，扩展MIO创建了从PS中的外围接口到PL的直接通信路径。

3.3.4 射频数据转换器

RFSoC中集成的RFDC模块内的RF ADC和RF DAC提供了射频频率下的集成模拟/数字接口。

1.PL到RF接口

RFSoC PL充当到RF-ADC和RF-DAC通道的网关。如图3.10所示，每个通道都需要一个到PL的接口。使用AXI4流接口在PL和RFDC之间传输信号数据，AXI4流接口具有一个数据源和一个数据汇。

2.射频数据转换器（RFDC）

关键参数为如下：8个RF-ADC通道最大采样率为5GSps，分辨率为14位；8个RF-DAC通道最大采样率为9.85GSps，分辨率为14位

3.RF-ADC层次结构

RF-ADC可配置为三种样式：每片四个模块、每片两个模块和每片一个模块。例如ZU48DR使用每片两个块的布局，则需要4片来承载所有8个RF-ADC块，结构概述如图3.11所示。其中模拟信号从右侧进入，数据流的方向是从右到左

RF ADC使用差分信令进行操作，但是从天线接收的信号将是单端的，在输入到RFSoC设备之前需要将信号从单端转换为差分。RF-ADC对接收到的模拟信号进行采样，将其转换为数字域。之后，RF-ADC块采用DSP技术进行校正，再使用复合混频器和可编程抽取器对信号进行下变频。

4.RF-DAC层次结构

类似于RF-ADC，图3.12概述了ZU48DR设备上的双块RF-DAC配置，数据流的方向是从右到左。与RF-ADC一样，在RF-DAC的外部接口处使用差分信令。每个RF-DAC包含多个阶段，包括用于上变频的可编程插值器和复数混频器、QMC块和反向正弦补偿滤波。最后，数字信号被转换到模拟域进行传输。

3.3.4 SD-FEC模块

前向纠错（FEC）编码通常在无线电信道上调制和传输之前应用于源数据。图3.12展示了采用FEC编码的无线电信道示例，展示了如何通过FEC解码器校正接收信号中的错误。

SD-FEC核心支持以下操作模式：低密度奇偶校验（Low Density Parity Check，LDPC）编码、LDPC解码、Turbo解码。LDPC码和Turbo码都是在现代通信标准中采用的高性能编码方案。Turbo码用于3G和4G LTE，而LDPC码用于5G，并提供改进的错误编码性能。

3.3.5 RFSoC DFE体系结构和特点

RFSoC DFE有一个不同的架构，专为移动网络应用程序量身定制。RFSoC DFE包含一组扩展的硬化IP核心，用于实现5G NR系统所需的关键处理任务，其中包括：射频信号处理、数字预失真、波峰因数降低、DUC和DCC、通道滤波。