UVM：phase 机制

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分类专栏： 数字IC验证方法学 文章标签： 数字IC IC验证
于 2022-02-17 10:25:42 首次发布
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本文深入探讨了UVM的phase机制，从`run_test`开始，详细介绍了UVM测试平台的构建过程，包括uvm_test_top的例化、9大phase（如build_phase、connect_phase、run_phase）及其执行顺序。特别强调了run_phase中的objection机制，它是控制仿真结束的关键，并通过示例解释了如何在sequence中使用objection机制。此外，还分析了run_phase中组件的运行方式以及如何避免数据丢失问题。

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目录

在Systemverilog搭建的平台中，还记得每个组件都需要有个task run();吗，该方法用于启动仿真，同时由test控制仿真的结束。而UVM提供了一套仿真运行规范，所有由UVM搭建的testbench都要在该规范下运行仿真。

主要介绍整个UVM框架的构建过程和testbench仿真过程

1. run_test(“my_test”);

UVM框架的产生和运行，全部从testbench中的一句run_test("my_test");开始，那么这一句子程序内部到底发生了什么呢？，这是本文的主要内容。

run_test("my_test");中的"my_test"是用户uvm_test扩展来的自定义test。
当然也可以写成run_test("");在仿真时在transcript写道+UVM_TESTNAME =my_test指定要运行的test
例如在questasim的transcript写vsim -novopt work.tb -classdebug +UVM_TESTNAME=my_test，等价于run_test(my_test);

1.1. uvm_test_top的例化

第一件事很简单，UVM树的树根——uvm_root

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<think>嗯，用户想了解UVM框架中的phase机制。首先，我需要回忆一下UVM的基本知识，特别是phase机制的部分。UVM的phase机制是用来管理验证环境各个组件的执行顺序的，确保各个部分按照正确的顺序初始化和运行。 首先，应该解释UVM phase的分类，比如主要分为build phase、connect phase、run phase等。每个phase的具体功能是什么，比如build phase用于组件的实例化，connect phase用于连接端口。然后可能需要说明这些phase的执行顺序，从顶到底还是从底到顶，比如build phase是自上而下的，而connect phase是自下而上的。 接下来，用户可能想知道如何在自己的验证环境中使用这些phase。这时候需要给出具体的代码示例，比如在testbench中如何扩展uvm_component类并重写各个phase的方法。例如，在build_phase中调用super.build_phase，然后创建子组件或者配置对象。 然后，要提到run phase的细分，比如有多个task phase，像reset、configure、main等，这些是并行运行的，用户需要了解如何在这些phase中安排测试用例的执行顺序。可能需要说明如何通过raise_objection和drop_objection来控制仿真时间，避免phase过早结束。 另外，用户可能对phase的自动执行机制和同步机制不太清楚，需要解释UVM如何管理phase的跳转和同步，比如jump方法的使用场景和注意事项。 在生成相关问题的时候，需要考虑用户可能进一步想了解phase的执行顺序、如何自定义phase、动态控制phase的跳转，以及phase机制在调试中的常见问题。这些问题可以帮助用户更深入地理解phase机制的应用和调试方法。 需要确保所有的代码示例符合UVM的语法规范，比如使用正确的super调用，以及正确的phase方法重写方式。同时，引用的部分要正确标注，比如提到UVM官方文档或标准中的内容时添加引用标识。 最后，要检查回答是否符合用户的要求，结构是否清晰，是否覆盖了工作原理和使用方法，以及是否有相关的扩展问题帮助用户进一步学习。确保没有遗漏关键点，比如同步机制中的objection控制，这是避免仿真提前结束的重要部分。</think># UVM框架中的Phase机制解析 ## 一、Phase机制工作原理 UVM phase机制通过分阶段执行模式控制验证环境的生命周期，包含12个预定义阶段构成执行流程。主要分为三类： 1. **构建类phase**：$$build\_phase$$（自顶向下组件实例化）[^1] 2. **连接类phase**：$$connect\_phase$$（自底向上端口连接） 3. **运行类phase**：$$run\_phase$$（并行执行测试激励） ```systemverilog class my_component extends uvm_component; virtual function void build_phase(uvm_phase phase); super.build_phase(phase); // 创建子组件 endfunction endclass ``` ## 二、关键Phase详解 ### 2.1 Build Phase - 执行顺序：$$自上而下$$ - 典型操作： ```systemverilog virtual function void build_phase(uvm_phase phase); super.build_phase(phase); config_db.get(...); // 获取配置 child = my_component::type_id::create(...); // 创建子组件 endfunction ``` ### 2.2 Run Phase 包含多个并行子phase： $$reset\_phase \rightarrow configure\_phase \rightarrow main\_phase \rightarrow shutdown\_phase$$ ```systemverilog virtual task main_phase(uvm_phase phase); phase.raise_objection(this); // 生成测试激励 phase.drop_objection(this); endtask ``` ## 三、高级应用 1. **同步控制**：通过`phase.raise_objection()/drop_objection()`防止仿真提前结束 2. **Phase跳转**：使用`jump()`方法实现动态流程控制 3. **自定义Phase**：继承`uvm_topdown_phase`扩展新阶段[^2]
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