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RSS订阅原创 Tessent MemoryBIST
Tessent MemoryBIST插入流程主要包括设计准备、设计加载、DFT要求验证、DFT规范创建、ICL文件提取、测试向量生成及仿真验证等步骤。首先需要准备RTL/门级网表、MemoryBIST库等输入文件；然后通过加载设计、设置DFT约束和运行DRC验证设计要求；接着创建并处理DFT规范，生成测试逻辑；最后提取ICL文件，创建测试向量并进行仿真验证。整个流程确保存储器BIST电路正确插入，实现对存储器的测试功能。关键步骤包括设计加载、DFT规范处理、ICL提取和测试向量生成。
2025-07-11 10:36:04
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原创 DFT技术简介
本文介绍了集成电路测试中的三种DFT（可测试性设计）技术：扫描测试（Scan）、存储器内建自测试（Mbist）和边界扫描（Boundary Scan）。扫描测试通过在触发器中加入扫描链结构，利用ATPG工具生成测试向量来检测逻辑电路缺陷；Mbist技术通过内置测试电路对存储器进行读写测试；边界扫描基于IEEE 1149.1协议，通过Boundary Scan Chain检测芯片间互联故障。这三种技术共同提高了芯片的可测试性，降低了测试成本，确保了产品质量和可靠性。
2025-07-05 17:02:08
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原创 面向对象编程基础
面向对象（object-oriented programming，OOP）就是把数据及对数据的操作方法放在一起，作为一个相互依存的整体。在SystemVerilog中这样做的附加好处是测试平台和设计细节分开了，他们变得更加可靠，更加易于维护并且在将来的项目中可以重复使用。
2024-04-10 13:21:48
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原创 SystemVerilog中的断言(Assertion)
1.简介SystemVerilog断言（SVA）主要是用于验证设计的行为，其主要功能有两点：在特定条件或事件序列的故障上生成警告或错误；收集功能覆盖率的数据。2.立即断言（Immediate Assertion）立即断言执行时如同过程语句，她在程序执行到这个程序块使立即执行，并且可以结合$fatal，$error，$warning和$info函数给出不同级别的消息提示。断言比if语句更加紧凑，且断言里面的逻辑跟if语句是相反的。设计者应该期望括号内的表达式为真，否则输出一个错误。
2024-04-07 15:03:59
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原创 SystemVerilog中的接口(interface)
随着设计复杂度的增加，模块间的连接也变的复杂。两个RTL模块之间可能有几十个连接信号，这对于设计和验证人员来说都大大增加了工作量并且容易出错。解决上述问题的方法就是使用interface（接口），它是SystemVerilog中代表一捆连线的结构，也是具有智能同步和连接功能的代码。图1是测试平台和仲裁器使用通信接口的实例。正常来说，国内采用SystemVerilog进行设计的公司还很少，因此一般RTL级代码依然是Verilog-2001规范，输入输出采用的都是端口形式。接口的信号也可以直接连到端口上。
2024-04-03 16:37:09
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原创 SystemVerilog数据类型和操作方法
逻辑类型相当于verilog中reg变量的改进版，是的变量可以被连续赋值、门单元和模块所驱动；任何使用线网的地方都可以使用logic，唯一要注意的是logic不能进行多驱。
2024-04-03 10:04:17
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空空如也
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