浅析FPGA时序相关问题

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案例引入：

时序约束场景

亚稳态的产生

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声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。

案例引入：

• 何为建立时间和保持时间？

对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情况是在上升沿到来之前的一段时间内D值必须保持稳定，不能存在跳变等不稳定的情况，这段时间称为建立时间，记为，简记为，这还不够，在时钟上升沿到来后的一段时间内，D值也必须保持稳定，这段时间称为保持时间，简记为，满足这两个时间的要求，Q值的输出才能等于输入D值。

综上：输入管脚的数据必须在时钟有效之前提前出现的时间称为建立时间Tsu；保持时间Th是指在时钟上跳沿后，数据必须保持的最小时间。

如下图所示：