IC/FPGA校招笔试题分析
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2019年校招IC/FPGA笔试题面试题总结
李锐博恩
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【 FPGA/IC 】谈谈复位
目录先谈谈亚稳态：谈谈恢复时间：谈谈异步复位：谈谈同步复位：谈谈异步复位，同步释放：本文本来是接着博文：【 FPGA 】关于FPGA中复位的设计问题（包含异步复位，同步释放方案）来写的，但是还是想说的更清楚些，更多的有自己的思考，或者自己的记忆。先谈谈亚稳态：我们都知道时序不满足会导致亚稳态问题，例如建立时间不满足，保持时间不满足都会导致亚稳态，也就是触发器的输出处...原创 2019-08-30 21:57:30 · 4141 阅读 · 1 评论 -
【 FPGA/IC 】常考加法器总结
早在某发科提前批中就考到过加法器，如果没有记错的话，当时的加法器是串行加法器。今天就谈谈这几种加法器。1、等波纹进位加法器（Ripple carry adder circuit）如下图为一个4位的等波纹进位加法器：它是由4个1位的全加器构成，每一级的全加器的进位作为下一级的进位。1位全加器是由组合逻辑构成的，如下图：可知，全加器的表达式：Si=Ai⊕Bi⊕Ci-...原创 2019-08-15 16:38:41 · 7297 阅读 · 1 评论 -
FPGA笔试题解析（四）
1、什么是高阻态？高阻态：电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，可以理解为断路，不被任何东西所驱动，也不驱动任何东西。之前写过和高阻态相关的博文：https://blog.youkuaiyun.com/Reborn_Lee/article/details/837561212、集成时钟门控单元（Integrated Clock Gatin...原创 2019-02-28 12:58:21 · 4496 阅读 · 0 评论 -
FPGA笔试题解析（三）
1、简述建立时间和保持时间，画图表示？建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。2、简述触发器和锁存器之间的差别？锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。D触发器对时钟边沿敏感，检测到上升沿或下降沿触发瞬间...原创 2019-02-25 20:34:42 · 5851 阅读 · 2 评论 -
FPGA笔试题解析（二）
1、数制转换R进制数转换为十进制数：按权展开，相加十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。2、什么是竞争和冒险？如何消除？之前写过类似的系列文章，参考自《FP...原创 2019-02-24 16:29:48 · 5065 阅读 · 0 评论 -
FPGA笔试题解析（一）
1、简述ASIC设计流程，并列举出各部分用到的工具？说实话，半路出家，没弄过ASIC，但是经常遇到ASIC与FPGA开发做比较的题目，不得不主动了解下ASIC：ASIC全称： Application Specific Integrated Circuit，是一种为专门目的而设计的集成电路。现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、Flash的存储单元和...原创 2019-02-24 14:53:44 · 14044 阅读 · 2 评论 -
常见数字IC设计、FPGA工程师面试题
转载自：常见数字IC设计、FPGA工程师面试题我怕弄丢了，找不到了，所以转载过来吧，回答的还挺具有参考意义。借个位置，顺便把另外一篇好文的地址附上：FPGA中的亚稳态1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才...原创 2018-08-28 22:36:24 · 4760 阅读 · 0 评论 -
IC/FPGA笔试/面试题分析（十一）基础概念（三态门等）
上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。下面简单介绍一下其他概念题目：1、 解释一下Vih，Vil，Vol，Voh，Vt。这些是有关逻辑电平的一些概念：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。输入低电平（...原创 2019-09-17 13:53:32 · 3826 阅读 · 0 评论 -
IC/FPGA笔试/面试题分析（十）CMOS门电路
目录CMOS介绍CMOS非门CMOS与非门CMOS或非门CMOS或门CMOS与门CMOS与或式CMOS或与非CMOS介绍MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管；MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。如何识别MOS管的三个极，例如G（栅极），D（漏极），S（源极）：（MOS管原理）...原创 2019-09-09 16:21:19 · 5404 阅读 · 3 评论 -
IC/FPGA笔试/面试题分析（九）关于FIFO最小深度计算的问题
IC/FPGA逻辑设计笔试题中最常见的体型莫过于FIFO最小深度的计算了，以前看到过计算FIFO最小深度，需要代入公式，直到看到这篇文档，才觉得使用逻辑分析的方法来看更能让人理解的更为深刻。文档把计算FIFO的最小深度的情况几乎列全了，所以几乎可以说看完这篇几乎就掌握了所有计算FIFO深度的问题了。（感谢作者）计算FIFO深度最小深度的总的思路大概是：算出写时钟周期，读时钟周期；...原创 2019-08-28 22:44:09 · 6078 阅读 · 10 评论 -
IC/FPGA笔试/面试题分析（八）近期IC/FPGA笔试面试讨论群题目汇总解析
背景：IC前端设计/FPGA笔（面）试交流群，欢迎同行加入自从开始邀请同行加入笔试面试交流群之后，目前已经有40多位同行加入，大家踊跃发言，各抒己见，让各自受益匪浅。今天的这篇博文是将近期部分题目做一次总结，我觉得有意思有意义的题目，当然之前也做了很多总结，但都是专题型的，这篇则不限专题。后面还会有一篇关于FIFO专题的介绍，有时间在写。如有路过的同行，想加入群，可以加我微信（lj...原创 2019-08-25 18:20:32 · 5912 阅读 · 8 评论 -
IC/FPGA笔试/面试题分析（七）建立时间和保持时间类型考题汇总分析
自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“，见识到了很多关于建立时间和保持时间分析的题目，在为别人解答疑惑，以及别人为自己解答疑惑的同时，自己对于知识的理解更加深刻了。对于建立时间而言，从单独的对触发器的建立时间和保持时间的分析到了对电路（系统）的建立时间到保持时间的分析，前者是核心，后者是扩展，后者建立在前者的基础之上进行推到得到，同时也是芯片内部实际遵循的时...原创 2019-08-24 12:41:45 · 16972 阅读 · 10 评论 -
IC/FPGA笔试题分析（六）用16bit加法器IP核实现8bit乘法运算（文末彩蛋）
本来突发奇想，想建立一个群来召集各路同行加入，共同讨论数字IC以及FPGA方向的笔试，面试题目，效果比想象中的要好，大家气氛很好，踊跃发言，大胆讨论，解决了很多有意思的问题，这里挑出两个题目来记录一下，个人感觉写的很好：题目是：本身快被遗忘了的一个题目，被大家的讨论掩盖过去了，可是好题终究还是会被发现，这位大哥就单独告诉我并给出了自己的思路，十分感谢，领教了。m...原创 2019-08-21 22:46:00 · 3830 阅读 · 8 评论 -
IC/FPGA笔试题分析（五）
下一个笔试题是华为，虽然只有单选和多选，但还是需要准备一下：这是一个电路中的某一条关键路径，或者是一个单独的设计，都可以去求其最高频率。考虑到有时钟抖动等许多情况，所以此电路的最小周期应该为：Tmin = Tcq + Tgate + Tsu;本题的组合逻辑延迟，也就是门延迟是一个反相器inv2，为2ns，而Tcq在这里应该是逻辑延迟6ns。根据题目信息，可以知道Tmin = 6...原创 2019-08-05 21:51:08 · 6157 阅读 · 14 评论 -
IC/FPGA校招笔试题分析（四）再看Moore状态机实现序列检测器
参加了几次笔试，发现序列检测器是常考的内容，而之前认为序列检测器真的很简单，但是这次X疆的笔试题做完之后，我怀疑自己了。画状态转移图的时候，我开始犹豫了，我怕我会没考虑全，甚至有点晕。人家又问：针对这个具体设计如何衡量验证的完备性？这是什么鬼？题目：用Moore型状态机实现序列“1101”从右到左的不重叠检测。1、请画出状态转移图，其中状态用S1,S2,...来标识。...原创 2019-08-05 20:13:58 · 5129 阅读 · 6 评论 -
IC/FPGA校招笔试题分析（三）
还有1天就要进行某瓦科技的面试了，今天晚上赶紧复习下上次它的笔试题：1、一个四位十六个状态的格雷码计数器，起始值为1001，经过100个时钟脉冲作用之后的值为（）。首先，算出100个脉冲后跑了多少个16状态了，100除以16=6余4；所以要知道1001后的第四个状态是谁？4位格雷码表：十进制数 4位自然二进制码 4位典型格雷码 0 ...原创 2019-08-02 22:46:02 · 8083 阅读 · 13 评论 -
IC/FPGA校招笔试题分析（二）任意切换的时钟分频电路
今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现：任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。个人认为，这个电路的设计的步骤分为两部分，...原创 2019-07-27 21:59:35 · 6186 阅读 · 8 评论 -
IC/FPGA大疆笔试题分析(预分析)
上午刚参加完一场面试，晚上又有大疆的FPGA笔试题要做，下午临时磨刀，找点往年的笔试题练练手：1 如果只使用2选1mux完成异或逻辑，至少需要几个mux？这类问题，我在以前的博客中练习过：https://blog.youkuaiyun.com/Reborn_Lee/article/details/89518120至于思路，我在后面给出，先写出表达式，在根据表达式画出原理图：可知，两个可以实...原创 2019-08-04 15:51:00 · 10487 阅读 · 10 评论 -
IC/FPGA校招笔试题分析（一）
这是某发科IC现场笔试的一道题目，题目不难，但现场来看，还是有点疑惑点。原创 2019-07-24 22:28:30 · 5091 阅读 · 7 评论