Reborn Lee

原文地址：http://xilinx.eetrend.com/d6-xilinx/blog/2016-06/10241.html在ISE时代，使用的是UCF约束文件。从Vivado开始，XDC成了唯一支持的约束标准。XDC除了遵循工业界的通行标准SDC（Synopsys Design Constraints）之外，还加入了XILINX FPGA特有的位置物理约束等特性。以下是在实际使用中，经历...

目录前言Intra-Clock&Inter-Clock Paths时序约束主时钟约束衍生时钟约束延迟约束伪路径约束多周期路径约束写在最后前言为了秋招，对时序分析做了一些准备，但主要是时序路径，建立时间裕量、保持时间裕量等基础性的东西，没能有一个规范的约束指导，是很难运用到实际当中的。今天这篇博文就给出一个时序约束的大体指导，参考自：时序分析以...

目录前言恢复时间与去除时间异步复位，同步撤离写在最后前言现在写博客和以前有点不一样的地方在于，不是东打一耙子，西打一耙子，更在的看重专题写作。给自己以清晰条理的感觉，有助于日后管理与维护。这是一个新的阶段，也与心态有关，以前写博客为的是粗放式的增长知识范围，为找工作加油。现在2019校招结束，写博客，已经是一种生活习惯，知识要更加的具有连续性，专业性。今天的主题...

目录亚稳态（Metastability）单比特信号同步慢时钟域到快时钟域快时钟域到慢时钟域多比特信号同步Handshake Mechanism异步FIFO参考链接写在最后这篇博文在于规范解释一些时序相关的概念，尽管之前也已经写过了很多类似的东西，但今天是站在校招结束的状态下做的一些总结，纯粹是想规范下自己的思路，但同时也会引用到之前相关的博文（点击博文的蓝色...

上篇博文是设置输入延迟：设置输入延迟，这篇博文基本和上篇博文一致，下面一起看看：   在XDC中，参考点为下游芯片的捕获沿，相比于ISE的UCF，参考点是发送沿。二者之间的关系如上图所示。由于是下游芯片的捕获沿为参考点，所以建立时间为正，保持时间为负。下面分析静态时序路径：    ...

根据《Vivado 入门与提高》这个网络视频做一下学习笔记：              

先写个模子在这里，后面填充说明内容。                         

什么是伪路径？伪路径就是存在，但是不起作用的路径，因此没有必要对它进行时序分析。为什么要排除伪路径？这样可以移除无效的时序路径；跳过路径优化，因此可以节省时间和资源。设置伪路径需要用到的Tcl命令语法？如下图所示，比较常用的参数是-from -through  - to等。举例说明各参数的含义：   典型伪路径的含义：set_...

由于XDC约束是按顺序应用的，并且基于明确的优先级规则进行优先级排序，因此必须仔细检查约束的顺序。如果多个物理约束发生冲突，则最新约束将获胜。 例如，如果通过多个XDC文件为I / O端口分配了不同的位置（LOC），则分配给该端口的最新位置优先。Vivado IDE可全面了解您的设计。 要逐步验证您的约束：1.运行相应的报告命令。2.查看Tcl控制台或“消息”窗口中的消息。推荐的约...

何谓静态时序分析（Static Timing Analysis，简称STA)它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我们的系统要求这个信号在...

我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。另一类是时钟频率不固定，这时我们要尽量降低门延...

之前刚接触FPGA时候，了解到时序约束这一块，遇到一个概念就是建立时间裕量以及保持时间裕量，让人十分费解；如今秋招已过，也见过许多这种类型的题目，但是大多类似，都是如下模型；很久以前也有过仔细分析，但是总觉得繁复，让人看了有些恐怖，需要求数据要求时间和数据到达时间，然后建立时间裕量等于数据要求时间减去数据到达时间。如：建立裕量这样理解也没有问题，可以推出数据的建立裕量：上面...

如下，经典的时序分析模型： 不同的路径使用不同的约束： 上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束；FGPA内部的触发器之间使用create_clock来约束；FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束；最后一个路径是纯粹的组合逻辑用set_max_delay来设置约束。Input...

Output Delay Constraints Instance本节讲解一下output delay的实例。依旧是Ethernet PHY和FPGA的接口，框图如图1所示，其中TX接口，MII管理接口输出方向需要output delay约束。图1TX接口：TX接口由时钟TXCK和数据TXD[3:0]组成，都是从FPGA输出，即时钟和数据同源，因此TX接口为源同步输出接口。 ...

FPGA内部时序单元到输出端口的路径也需要约束其output delay，如图1所示框图。图1       约束output delay的命令是set_output_delay，具体的参数如下：set_output_delay –clock reference_clock –min/-max delay_value [get_ports {DOUT}] [-clock_fall...

FPGA的学习，最难的那块，应该就是时序约束了吧。所以，这玩意需要耐心且循序渐进，共勉！本博文内容参考自：《Xilinx FPGA/CPLD设计手册》偏移约束包括 OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE、OFFSET_OUT_AFTER 4中约束。偏移约束规定了外部时钟和数据输入输出引脚之间的时序关系，只用于与PAD相连的信号，...

目录1、周期（PERIOD）约束时钟周期估计编辑约束时钟偏斜计算基本时序报告数字时钟管理器的周期约束Clock Phase Period ExampleHold Calculations先给出总体示意图：1、周期（PERIOD）约束周期约束之前也写过一篇：时序约束之周期约束时钟周期估计在进行Period约束之前，需要对电路的时钟周期进行估...

目录静态时序分析（SAT）相关参数分析建立和保持时间（数据输出延时）（触发器从时钟有效，数据从输入到达输出的时间）和缓冲延时发射沿（launch edge）与锁存沿（latch edge）数据到达时间（Data Arrival Time）时钟到达时间（Clock Arrival Time）时钟偏斜（Clock skew）数据需求时间（Data Required ...

目录案例引入：时序约束场景亚稳态的产生声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。案例引入：何为建立时间和保持时间？对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情况是在上升沿到来之前的一...

这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析目录 Launch vs Capture EdgesTiming PathTiming Path SectionsData Arrival TimeClock Arrival TimeData R...

目录  时钟描述基本时钟虚拟时钟生成时钟时钟描述（1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等）（2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°）描述时钟，默认第一个值为上升沿，占空比是高电平占周期的比。则上图中时钟...

目录时序路径：Clock Setup Check：Clock Hold Check：Timing Report in Vivado:时序路径：关于时序路径，曾也有几篇博文讲到：【 FPGA 】时序分析中的基本概念和术语时序路径分为四种，下面这张图明明白白我的心。图1中包含了主要的时序分析路径：1.输入端口到FPGA内部时序单元的路径2.FP...

 Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种：Primary Clocks 主时钟； Generated Clocks 衍生时钟； Virtual Clocks 虚拟时钟。Primary Clocks主时钟一般是FPGA外部芯片如晶振提供的时钟，通过FPGA引脚输入。Vivado进行时序分析时，以主时钟的源端点作为延时计算起始点(0ns点)。主时钟...

Vivado会分析所有XDC约束时钟间的时序路径。通过set_clock_groups约束不同的时钟组(clock group)，Vivado在时序分析时，当source clock和destination clock属于同一个时钟组时，才会分析此时序路径；而source clock和destination clock属于不同时钟组时，则会略过此时序路径的分析。下面讲解一下set_clock_gr...

前几篇博文提到了四种时序路径：基本的时序约束、分析的概念1) FPGA内部时序单元间的路径2) 输入端口到FPGA内部时序单元的路径3) FPGA内部时序单元到输出端口的路径4) 输入端口到输出端口的路径其中1. FPGA内部时序单元间的路径中，时序分析所需要的时间参数：Tclk-D1, Tclk-Q, Tdata_...

上篇博文讲了输入延迟约束（ Input Delay Constraints）：输入延迟约束（Constraining Input Delay）这篇博文讲解具体的实例，通过实例去学习是最有效果的。实例1如图1所示系统，以太网PHY芯片与FPGA相连，分为三组接口：  RX接口：时钟RXCK和数据RXD； TX接口：时钟TXCK和数据TXD；  MII管理接口：时钟MDC和数据...

周期约束周期概念是FPGA/ASIC时序定义的基础，周期（PERIOD）约束附加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件（包括寄存器、锁存器、同步RAM/ROM等）的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题。如果相邻同步元件的时钟相位相反，那么它们之间的延时将被默认限制为PERIOD约束值的一半。PERIOD约束分析的对象包括输入...