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RSS订阅原创 SystemVerilog之面向对象
0 引言SystemVerilog相比Verilog新增了一些关键语法，比如类。对于类和对象，与python c++ java中完全一致，面向对象（搜索引擎）编程的思想也完全一致。1 变量特性在SV中诸如class，program等等的软件语言，生成的内容都为动态变量，而硬件语言例如wire，reg生成的变量均为静态变量，生成真正的逻辑电路，会随着工程的运行一直伴随到底，而动态变量当仿真结束时一切也就灰飞烟灭。2 类的特殊要求在class中不允许出现硬件语言，类中可以用task或者function
2021-03-24 21:39:50
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原创 本月学习计划
学习目标：论文撰写实习准备秋招准备学习内容：1、 搭建Linux开发环境2、 掌握Python基本语法3、 相位恢复算法整合4、 控制信道测试标准学习5、LTE-A协议中资源映射部分学习时间：1、 周二到周四上午做任务5的相关研究2、 3.23 - 4.30下午学习System Verilog3、 每天八点之后为Linux与Python时间4、 每晚一小时慢慢推进论文学习产出：1、 核心论文一篇2、 IC验证实验共八个3、修改以前项目中的测试用例，逐步转换面向对象的
2021-03-23 01:26:05
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原创 SystemVerilog之时序块的采样与驱动
由于时钟偏移等因素的存在，用某个时钟clk驱动信号d1，在实际测试中总是会出现信号d1相对于clk总是会有一个无限小的延时（delta-cycle）,为解决这一实际问题可采用本文的几种方法。
2021-03-23 01:09:06
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原创 FPGA设计时序问题专题（一）
建立时间在clk上升沿到来之前，数据提前一个最小时间量“预先准备好”，这个最小时间量就是建立时间；保持时间在clk上升沿来之后，数据必须保持一个最小时间量“不能变化”，这个最小时间量就是保持时间。时钟偏移、抖动和延时 时钟抖动是由于温度分布，信号串扰等因素使得晶振、PLL等产生的时钟信号周期不会严格相等而造成的，永远存在，无法消除。 时钟偏移是人为可控的，它是一个相对偏差量。在两个顺序上相邻的触发器之间的数据路径传播延迟比两者之间的数据偏移小的时候，就会出现短路径问题。最简单的应对方
2021-03-23 01:01:57
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空空如也
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