使用FPGA物理布局满足时序约束

物理布局方法

物理布局通过以下方式提高时序约束能力

• 指定关键信号位置及路径
• 逻辑块位置约束
• 精确块位置约束

找到不满足时序约束的路径

管脚分布

首先观察是否有管脚分散导致的路径问题

最好在设计完成之前发现此类问题并让硬件进行优化，否则将给时序约束造成极大困难。

延迟报告

如果已经完成设计，就需要查看不满足路径的延迟报告

 报告中凡是布线延迟均可以采用物理布局优化方式提高时序

如果发现如下的默认布局情况，则有极大的可能改善

 通过定义逻辑块来进行布局优化

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