HDLBits——Module add

最新推荐文章于 2025-04-12 11:31:47 发布

MinJohnson

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分类专栏： FPGA/Verilog 文章标签： fpga fpga/cpld verilog 嵌入式芯片

本文链接：https://blog.youkuaiyun.com/Programmer_jzm/article/details/108185841

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本文分享了在Verilog中实现加法器模块实例化的经验，重点在于如何正确连接信号和处理未使用的管脚，避免常见错误，通过具体代码示例展示了有效的解决方案。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

在这里插入图片描述
这道题难在调用它给我们的模块，属实把我给坑惨了，其实题目本身不难，理解题目意思才是关键，如果硬说哪里要注意，就是我们使用名称关联例化模块的时候，可以把不使用的管脚不进行例化，下面我把我的代码贴出来。

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
    wire[15:0] hi;
    wire[15:0] lo;
    wire temp;
    add16 instance1(.a(a[15:0]),.b(b[15:0]),.sum(lo),.cout(temp));
    add16 instance2(.a(a[31:16]),.b(b[31:16]),.sum(hi),.cin(temp));
    assign sum = {hi,lo};

endmodule