HDLbits : Module addsub

weixin_41004238

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分类专栏： verilog学习文章标签：学习

于 2023-10-05 22:49:56 首次发布

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module top_module(
    input [31:0] a,
    input [31:0] b,
    input sub,
    output [31:0] sum
);
    wire w1;
    add16 add16_1(a[15:0],b[15:0]^{16{sub}},sub,sum[15:0],w1);
    
    add16 add16_2(a[31:16],b[31:16]^{16{sub}},w1,sum[31:16],);

endmodule

注意：sub位扩展