HDLBits——Module shift8（Module and Vectors）端口为多位的元件例化过程

MinJohnson

于 2020-08-23 16:23:56 发布

阅读量1.5k

点赞数 1

分类专栏： FPGA/Verilog 文章标签： fpga verilog fpga/cpld 嵌入式

本文链接：https://blog.youkuaiyun.com/Programmer_jzm/article/details/108184619

版权

FPGA/Verilog 专栏收录该内容

25 篇文章

订阅专栏

在这里插入图片描述
正确解答如下

module top_module ( 
    input clk, 
    input [7:0] d, 
    input [1:0] sel, 
    output [7:0] q 
);
    wire[7:0] wir1,wir2,wir3;
    my_dff8 instance1(.d(d),.clk(clk),.q(wir1));
    my_dff8 instance2(.d(wir1),.clk(clk),.q(wir2));
    my_dff8 instance3(.d(wir2),.clk(clk),.q(wir3));
    always@(*)
        case (sel)
        	2'b00: q = d;
        	2'b01: q = wir1;
            2'b10: q = wir2;
            2'b11: q = wir3;
        endcase
endmodule