HDLbits刷题记录之Module shift8

HDLbits刷题记录之Module shift8

首先本菜鸡粗略解读一下电路图，包括单个my_dff8，然后后面接了一个多路选择器。

具体实施

要将三个my_dff8连接起来的话，就得两条线，然后最后那个q要和后面的多路选择器连接，所以还得第三条线，因此利用wire 声明三条线。
先实例化三个dff8，然后按图连线。
连好之后呢，用always来检测电路变化，case写在代码块里面。代码如下：

module top_module ( 
    input clk, 
    input [7:0] d, 
    input [1:0] sel, 
    output [7:0] q 
);
    wire [7:0] w1, w2, w3;
    my_dff8 m1(clk,d,w1);
    my_dff8 m2(clk,w1,w2);
    my_dff8 m3(clk,w2,w3);
    always@(*)begin
        case(sel)
            0: q <= d;
            1: q <= w1;
            2: q <= w2;
            3: q <= w3;
        endcase
    end
    
endmodule

总结讨论：

当我声明wire的三个变量时候，没有加上[7:0]的时候，部分结果会报错，位宽的声明莫非也很重要？