题目类型：
- 不定项（10x1’=10’）【错选不得分，少选得1/3分】
- 问答（9x10’=90’）
文章目录
- 不定项
- 问答
-
- 1、题目描述：sv里面的动态数组、关联数组、队列各自的优缺点，应用场合?
- 2、题目描述：简述uvm中sequence与sequencer联动机制?
- 3、题目描述：简述下uvm平台中如何实现从testcase中传递一个参数给sequence使用？
- 4、题目描述：函数功能：实现两个4bit的按位“与”运算；实验现象：如果函数操作正确，则led灯闪烁；如果函数操作不正确，则led灯熄灭。
- 5、题目描述：编程题：在不使用randc的情况下，产生一个数组，要求数组中各元素小于9，第8位恒等于8，且队列中各元素互斥？
- 6、题目描述：画图题：TestBench框架图？
- 7、分别画出apb的读写操作的时序图？
- 8、题目描述：画图题：验证的各阶段工作内容的流程图。
- 参考
不定项
1、(单选)在verilog语言中，a=4’b1011，那么&a=()
【A】4b’1011
【B】4b’1111
【C】1b’1
【D】1b0
参考答案：D
解析：略。规约运算符
2、(单选)System Verilog 中类默认的成员属性是 ()
【A】private
【B】local
【C】automatic
【D】public
参考答案：D
解析：略。
3、(单选)在Verilog中定义了宏名define sum atb+c下面宏名引用正确的是
【A】out = 'sum+d;
【B】out =
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