STA 静态时序分析 第一章——简介

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于 2024-09-22 14:34:32 首次发布

本章主要解决的问题：

什么是STA（静态时序分析）？
串扰以及噪声会对电路产生如何的影响？
分析的有关方法在哪个阶段使用？并且是如何使用的？ 

目录
1.1纳米级设计
1.2什么是 STA
1.3 为什么是它
1.4设计流程
        1.4.1 CMOS数字设计流程
        1.4.2 FPGA设计流程
        1.4.3 异步设计
1.5 不同阶段的STA
1.6 STA的缺陷
1.7 考虑一下功耗的问题
1.8 可靠性的要求

1.1纳米级设计

在半导体器件的设计中,金属互连线普遍存在。当器件的尺寸缩小的时候，这些互连线将会影响器件的性能。对于深亚微米或纳米级的设计，互连线之间的耦合会引起串扰和噪声，相比于之前的大尺寸设计，这些因素对于纳米级的设计的性能，影响更为关键。

1.2什么是 STA

静态时序分析(Static Timing Analysis)是用于验证数字设计的时序问题的一种工具，作为替代的另一种工具是时序仿真(Timing Simulation)。我们一般所说的时序分析，指的就是以上的两种工具(STA & TS)

静态时序分析：不依靠于外部的输入。主要目的是验证设计能否在给定的频率下工作。
时序仿真：依靠于外加信号源的激励，观察输出的变化情况。

其中的两项检查：tsu建立时间 & thold保持时间 （需要满足两大时序方程，在此处省略）
DUA指定使用硬件描述语言，外部环境如时钟指定使用SDC。
进行STA，设计中所有可能存在的路径都会被检查一遍，所以说STA是一种很彻底很详尽的检查，后一小节也提到了  会更快！

1.3 为什么是它

噪音会对设计的性能造成影响，而逻辑仿真并不能将噪音、串扰和片上差异化的问题考虑在内，所以要选择STA。

1.4设计

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STA存在在逻辑综合后的每个步骤，非常重要，且STA只针对同步电路，异步电路的时序无法分析。满足每个寄存器的建立时间和保持时间。关键路径：时序路径中最长的一条，决定系统的最快工作速度。静态时序分析的不同路径：（1）输入端口到内部寄存器 pin2reg（input-D）（2）内部寄存器之间 reg2reg（clk-D）（3）内部寄存器到输出端口 reg2pin（clk-output）（4）输入端口到输出端口之间 pin2pin（input-output）
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本章描述了静态时序分析中执行的检查。这些检查旨在彻底验证待分析设计的时序。两个主要的检查为建立时间检查和保持时间检查。一旦触发器时钟引脚的时钟确定了，就会自动对触发器进行这两项检查。时序检查通常会在多种情况下进行，包括最坏-慢情况以及最好-快情况。通常来说，慢情况对于建立时间检查更严苛，快情况对于保持时间检查更严苛。这章节的例子，都假设了网络延时是0。这是为了简便起见，不会对之前解释的核心原理有影响。
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这章节描述了对于多样的输入、输出路径的时序分析流程，以及几个常用的接口。特殊端口的时序分析，如SRAM；以及对于源同步接口的时序分析，也有讲到，如DDR SDRAM。
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