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原创 数字IC校招100问 附解答（完结撒花6666）
1.请说一下数字后端主要做了什么事情？（概述性，难度1）~2. 请简单描述一下数字后端的基本流程？（概述性，难度1）~3. 请说一下CMOS集成电路工艺的大致步骤是什么？（工艺，难度2）~4.请说一下memory的摆放规则？（floorplan，难度2）~5.welltap, endcap cell的作用，以及如何摆放？（place，难度2）~6. Place之后有timing violation，应该怎么办？（place，难度3）7.CTS的目的是什么？怎么样是一个合格的clock
2021-05-31 16:53:24
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原创 局部插爆问题的解决
方法二：通过slack拔cell，也考虑全部重新拔了，重新修——原因常是由于大小环境差异和修了更恶劣的corner。方法一：将多个delay cell或者buffer cell进行merge操作。方法三：尝试通过起点fix hold。
2025-03-11 22:54:08
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原创 高压为什么cover不住低压的hold问题
3.引申至时钟分叉早的高低压一致性更差，因而接口因为分叉早，一致性差；对hold不利：skew增加了71ps，hold增加了2ps，uncertainty增加了33ps。常规下我们认为hold问题常发生在高压下，但很多情况下高压的hold无法cover低压的hold。1.低压下<=0p6v下时时钟树做到最短，且用ULVT，减少时钟skew的影响。1.低压下hold uncertainty更大。对hold有好处：低压下数据路径增加60p。最后hold相比高压恶化46ps。2.低压下时钟偏差skew更大。
2025-03-10 23:20:51
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原创 LOCKUP的场景和典型结构
回答2：参考地址https://blog.youkuaiyun.com/weixin_37584728/article/details/116587806。回答1：功能场景在多domain下的时钟通常时异步处理的，通常不存在hold问题。LOCKUP常用在DFT多domain的场景下解决hold问题的。问题2：为什么DFT场景下跨domain容易出现hold问题？问题1：为什么功能场景不常见？
2025-03-09 20:10:35
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原创 遇见的时钟树异常情况
当design局部的congestion过重时，导致做树过程中插入过多的cell，去接drv，从而导致树长和runtime异常——解决方法：解掉congestion区域。
2025-03-07 00:38:00
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原创 fix leakage脚本
芯片的PPA追求是无止境的，因而在修时序的过程中我们需要对设计修复leakage，降低芯片的静态功耗。以下分享一个典型的leakage脚本。
2024-05-28 23:38:36
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原创 多电压档hold扫尾
MMMC下STA收敛更为困难，setup通过DMSA可以很好的得到收敛；但是常规的时序修复工具很难通过工具得到最终clean的时序状态，本文介绍一种多模多角下hold的收敛方法。该方法主要通过遍历hold路径上多电压setup的余量，支持从前往后和从后往前两种修复方式。
2024-05-28 22:51:55
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原创 将PT脚本转化为innovus脚本
1.转化前文本形式2，转化后脚本3.perl 脚本正文if (!if (!if (!chomp;$inst = "";附上截图4.运行命令。
2024-05-07 23:15:11
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原创 VCD文件
VCD文件以ASCII码的形式记录仿真波形，内容是四值，0，1，x，z。x：不确定态z：高阻态可以用来估计功耗，是一种最准确的分析方式。
2021-08-26 19:23:37
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原创 低电压电路实验设计
低电压电路实验设计文章目录低电压电路实验设计一、S344电路1.1 v0p61.1.1 N = 5001.1.2 N = 10001.1.3 N = 15001.1.4 N = 20001.1.5 N = 30001.1.6 N = 50001.2 v0p71.2.1 N = 5001.2.2 N = 10001.2.3 N = 15001.2.4 N = 20001.2.5 N = 30001.2.6 N = 50001.3 v0p81.3.1 N = 5001.3.2 N = 10001.3.3 N
2021-08-26 10:53:21
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原创 修hold violation时插入buffer和delay cell的位置
应当插入靠近capture path（endpoint）的位置，原因有两点：1.防止对其他路径产生影响，因为会有共同路径，保证只影响关键路径。2.防止DRC问题，因为插入的单元驱动能力比较弱。
2021-08-24 00:39:55
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原创 为什么ICG常出现setup违规
数字IC后端设计工程师修炼之路如下图所示是一个典型的带有ICG（集成时钟门控单元）的时钟树。ICG连接到的DFF常会有一个反馈信号用以控制ICG的工作状态，但工具本身不会优化这样的路径。launch path delay：a+bcapture path delay：a所以会有一个negative skew对setup不利。所以要让b足够小，因而ICG距离DFF足够近。...
2021-08-24 00:36:00
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原创 level shifter和isolation cell如何摆放
低功耗实例——isolation cell及level shifter的选择如下四个电压域，确定是否需要isolation，如果需要确定摆放的位置。level shifter：跨电压域都需要使用，因而除了BC，CB都需要。对于位置的话，H2L因为只有Low的电压，因而减少电源走线放置在des。L2H由于level shifter需要两个电压域的电压供电，减少power rail走线，并且出去driving 电流的考虑，选择放在input端（output需要的driving 电流比较大，input需要的
2021-08-23 20:32:45
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空空如也
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