问题背景
在跑opencores的某些设计的时候遇到报错。Design has unresolved cell references. 如下图所示。
向上翻找,发现如下的警告信息: Unable to resolve reference to 'ac97 sout' first referenced from module ‘xxxxxx’
尝试方法1:
在design compiler,脚本中analyze -format {所有的verilog文件}。这种方法可以保证Design Compiler 不报错。但是ICC2仍然报错。
尝试方法2:
修改顶层verilog代码,直接include所有的底层文件,然后在Design compiler中,只analyze顶层文件即可。这种方法在ICC2中可以没有warning,没有报错。
总结:
尽量在顶层verilog代码中include下面的子模块,避免多次analyze.