FPGA学习笔记：单次调用@(posedge clk)（没有always）

Verilog同步触发器解析

最新推荐文章于 2025-01-07 20:00:00 发布

原创最新推荐文章于 2025-01-07 20:00:00 发布 · 1.6w 阅读

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本文通过一个测试平台示例，探讨了Verilog中@(posedge)触发器的行为特性及其如何影响后续语句的执行。实验表明，@(posedge)语句会阻塞后续操作，类似于wait指令的效果。

之前看小梅哥视频，对下面语句有所疑惑：

不知道这个@（posedge）触发后只执行一句还是后面的都执行，能不能加begin end只触发某几句；如果能用begin end的话，没有触发上升沿那么这个语句会不会阻塞后面的语句，自己就写了个testbench，代码如下：

`timescale 1ns/1ns
`define tm 20
module tb();
	
	reg clk;
	reg test1;
	reg test2;
	reg test3;
	reg clk1;
	
	
	initial clk = 1'b0;
	
	always#(`tm/2) clk = ~clk;
	
	initial begin
		test1 = 1'b0;
		test2 = 1'b0;
		test3 = 1'b0;
		clk1 = 1'b0;
		#(`tm*3);
		@(posedge clk)begin
		test1 = 1'b1;
		test2 = 1'b1;
		end	
		#(`tm*3);	
		@(posedge clk1)begin
		test3 = 1'b1;
		end
		#(`tm*3);
		test1 = 1'b0;
		test2 = 1'b0;
		test3 = 1'b0;
		@(posedge clk)begin
			test1 = 1'b1;
		end
		#(`tm*10);
		$stop;
	end
endmodule

波形结果：