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原创雷龙CS SD NAND(贴片式TF卡)测评体验

使用pSLC技术，拥有高容量的同时兼具SLC的特性，不用写驱动程序自带坏块管理的NAND Flash（贴片式TF卡），尺寸小巧，简单易用，兼容性强，稳定可靠，固件可定制，LGA-8封装，标准SDIO接口，兼容SPI，兼容拔插式TF卡/SD卡，可替代普通TF卡/SD卡，尺寸6.2x8mm，内置平均读写算法，通过1万次随机掉电测试，耐高低温，机贴手贴都非常方便，速度级别Class10，标准的SD 2.0协议使得用户可以直接移植标准驱动代码，省去了驱动代码编程环节。SD NAND 与 TF卡的区别：（看图表）

2024-03-01 23:41:43 1912 1

原创【FPGA & Verilog】各种加法器Verilog

某个值被指派给线网变量，右边操作数可以是标量或者向量的wire或reg；也可以是 function函数，无论何时，右边表达式都重新计算，在指定的延时时间后赋值；（2）{cout,sum}是为拼接操作符，例如两个3bit的a，b拼接在一起后，{a，b}就相当于6bit数。对于线网wire进行赋值，必须以assign或者deassign开始。（1）assign {cout,sum}=a+b 是连续性赋值。1bit半加器adder设计实例。同步4bit全加器adder4。

2024-02-02 22:05:50 1748

原创【FPGA & Verilog&Modelsim】 8bitBCD码60计数器

本项目使用两组BCD码（每组4bit，共8bit，故称为8bitBCD）（高位0-5，低位0-9）组成0-59计数器。BCD码，全称Binary-Coded Decimal,简称BCD码或者二-十进制代码。利用四位二进制（0000-1111）16个中选择10个作为十进制0-9；计数值qout达到60时，cout进位输出，data是预知术，cin是累加计数使能端。8bit 即有8位二进制。常见的BCD码是8421码。

2024-02-02 21:32:49 1479

原创【51单片机Keil+Proteus8.9】温室盆栽灌溉系统

e. 根据湿度与标准湿度的比较结果，控制水泵、风机和LED灯的状态。6. 编写显示百分比的函数，用于在LCD上显示湿度百分比。b. 根据当前选择的花卉类型，显示相应的花卉名称。8. 在主函数中，初始化LCD显示屏，并显示初始界面。5. 编写获取AD转换结果的函数，用于测量环境湿度。a. 扫描按键，根据按键的状态更新标准湿度值。d. 在LCD上显示当前湿度百分比和标准湿度。4. 编写显示函数，用于在LCD上显示字符串。2. 编写延时函数，用于控制程序的执行速度。7. 编写按键扫描函数，用于检测按键的状态。

2024-01-19 19:50:33 1914

原创【51单片机Keil+Proteus8.9】门锁控制电路

门锁电路【51单片机Keil+Proteus8.9】

2024-01-19 19:47:00 2646

原创【51单片机Keil+Proteus8.9+ADC0804】ADC实验模拟转数字实验

【51单片机Keil+Proteus8.9+ADC0804】ADC实验模拟转数字实验主函数：先将芯片的引脚和LCD屏幕进行初始化，然后循环执行以下操作:首先进行模拟信号到数字信号的转换，待转换完成之后打开读信号引脚，将转换完成的数据读入芯片，然后将数据的每一位分割出来，关闭读引脚打开写引脚，将每一位依次显示在LCD显示器上，关闭写引脚。2.构造基本的功能函数：延时函数delay()、LCD控制函lcd_cmd()、LCD数据函lcd_data()、显示函数display()。

2024-01-19 19:41:41 2616

原创【51单片机Keil+Proteus8.9】AT89C51+7段数码管两位计数器

2.打开Proteus软件，绘制原理图，放置元件，双击AT89C51单片机芯片，将keil端编译之后生成的HEX文件加载到芯片内。按下第一个按钮，即P3^3对应的start按钮，电路开始计数，显示屏开始显示数字并自增，如下图。然后按下第二个按钮，即P3^4对应的stop按钮，电路暂停计数，显示屏数字保持不变，如下图。1.在keil端进行代码编写，将实验代码进行编译，结果正确无任何错误。最后按下第一个按钮start，电路从0开始计数。

2024-01-19 19:37:03 4178 1

原创【51单片机Keil+Proteus8.9】控制步进电机+LCD1602显示状态

keil+proteus软件，利用ATC89C52实现对步进电机控制

2024-01-19 19:30:00 2338

原创【FPGA & Modsim】序列检测

掌握应用数字逻辑设计集成开发环境进行序列检测器设计的方法；1、设计一个序列检测器，用于检测输入数据中的特定序列“10010”。2、实现一个电路，当检测到该序列时，输出为1，否则为0。1、在数字逻辑集成开发环境中新建一个序列检测器工程；3、分析实验结果，验证电路的功能是否符合设计要求。5、调用数字逻辑设计仿真环境对源程序进行仿真；4、编写Verilog HDL仿真测试程序；7、下载到实验开发板，观察实践运行结果。2、编写Verilog HDL源程序；3、画出仿真环境中测试波形图。3、编译和逻辑综合源程序；

2024-01-15 17:36:21 1184

原创【FPGA & Modsim】抢答器设计

2、当一名参赛者按下抢答键时，对应的LED灯亮起，屏蔽其他选手；1、设计支持3名参赛者的抢答器，并具有主持人控制的复位功能；3、分析实验结果，验证电路的功能是否符合设计要求。1、在数字逻辑集成开发环境中新建一个抢答器工程；5、调用数字逻辑设计仿真环境对源程序进行仿真；4、编写Verilog HDL仿真测试程序；7、下载到实验开发板，观察实践运行结果。2、编写Verilog HDL源程序；6、安装输入/输出端口建立约束文件；// 实例化抢答器模块。3、画出仿真环境中测试波形图。3、编译和逻辑综合源程序；

2024-01-15 17:35:03 587

原创【FPGA & Modsim】数字时钟

【FPGA & Modsim】数字时钟

2024-01-15 17:33:41 1509

原创【FPGA & Modsim】数字频率计

【FPGA & Modsim】数字频率计

2024-01-15 17:31:02 1146

原创【FPGA & Verilog】4bitBCD码加法器+7段数码管

【FPGA & Verilog】4bitBCD码加法器+7段数码管

2024-01-15 17:27:29 1996

原创【FPGA & Modsim】Modsim使用教程，手把手直接举例

Modsim使用教程，手把手直接举例

2024-01-04 23:15:17 2567

原创【FPGA & Verilog】奇数分频器（50%）

【FPGA & Verilog】奇数分频器（50%）

2024-01-04 23:09:42 1339

原创【FPGA & Verilog】偶数分频器

偶数分频 Verilog fpga

2024-01-04 23:06:20 507 1

原创【FPGA & Verilog】模24计数器

模24计数器 modsim

2024-01-04 23:04:02 2642 5

原创【FPGA & Verilog】锁存器和触发器的实现

D触发器和锁存器是有很大区别的： 1.D触发器是对信号边沿敏感（pos或者neg）【RTL中用到了寄存器reg，信号时钟CLK有三角标志】 2. 锁存器Latch是对高低电平敏感【RTL中 LATCH的使能端接的是 CLK，为高低电平0或1】

2024-01-04 23:02:09 1077 1

原创【FPGA & Verilog】 3- 8译码器（⽂本输⼊设计）

38译码器的verilog实现

2024-01-04 22:58:47 1181 1

原创【FPGA & Verilog】⼋选⼀数据选择器

SEL[2:0] 3个1bit ，SEL 为000~111 （0~7）IN[7:0]为8个1bit的数据，在仿真时设置为Random，随机。2. 输⼊输出：IN[7:0]，SEL[2:0]，OUT。2. 掌握Quartus II软件⽂本输⼊设计的流程。1. 使⽤“连续赋值”和“过程赋值”两种⽅案分别实现。2. “过程赋值”需要使⽤ case 语句。2.代码（过程赋值和连续赋值）1. 掌握组合逻辑电路的设计⽅法。1. 输⼊端⾃定义。

2024-01-04 22:56:24 1594 1

原创【FPGA & Verilog】BCD码加法器

【FPGA & Verilog】BCD码加法器

2024-01-04 22:54:19 1879 1

原创【FPGA & Verilog】4 bit加法器

【FPGA & Verilog】4 bit加法器

2024-01-04 22:51:58 1095 1

原创【FPGA & Verilog】半加器（⽂本输⼊设计）

【FPGA & Verilog】半加器（⽂本输⼊设计）

2024-01-04 22:48:50 475 1

原创【FPGA & Verilog】模60计数器（原理图输⼊设计）

【FPGA & Verilog】模60计数器（原理图输⼊设计）

2024-01-04 22:44:21 4299 1

原创【FPGA & Verilog】⼋选⼀数据选择器（原理图输⼊设计）

【FPGA & Verilog】⼋选⼀数据选择器（原理图输⼊设计）

2024-01-04 22:40:17 1035 1

原创自己做的一些Multisim仿真

自己做的一些模电数电仿真

2023-12-29 17:23:37 421 2

原创【FPGA & Verilog】如何捕获信号Posedge和Negedge？学习记录

【FPGA & Verilog】捕获信号Posedge和Negedge

2023-04-16 16:31:33 1448 1

原创放大电路Ro和Ri

学习

2023-03-25 19:56:55 966

原创【FPGA & Verilog】新手向奇数分频器

两个文件：FrequencyDivider.v 和 FrequencyDivider_tb.v 前者是源文件copy添加到Modelsim项目中去的，后者是tesebench文件。即分频输出CLK15的一个周期中，高低电平时间之比为 7：8，据此可以在控制输出CLK15的高低电平。两个分别由上升沿pos和下降沿neg触发的分频信号合成（或运算）】2. 掌握Quartus II软件⽂本输⼊设计的流程。1. 输出时钟的周期是输⼊时钟的15倍（15分频器）2. 输⼊输出：CLK、RSTn、CLK_15。

2022-12-01 19:59:00 866

原创【FPGA & Verilog】新手向---设计一个半加器

1. 激励⽂件的输⼊为00~11。2. 输⼊输出：A，B，Sum，C。实验 4：半加器（⽂本输⼊设计）1. 掌握组合逻辑电路的设计⽅法。3. 报告中附代码和仿真结果截图。2.创建Verilog程序&编译。1. 模块名称：Hadder。3.创建VWF文件&功能仿真。1.路径设置&器件选择。

2022-12-01 19:52:48 798

原创【FPGA & Verilog】使用教程 3-8译码器（原理图输⼊设计）

3-8译码器（原理图输⼊设计）掌握组合逻辑电路的设计⽅法。软件原理图输⼊设计的流程。从创建⼯程开始到仿真结束。

2022-12-01 19:48:25 2256

原创 51单片机定时器中断TMOD

TMOD=0x01（16进制）=0000 0001，可见前4位为0.后四位是1，可见用的是T0，由八位组成，前四位是T1的参数；后四位是T0的参数；GATE 和 C/T' 不用多讲，最近在学定时器中断TMOD，写程序时，要对定时器进行配置。T0的数值是0001；查表可知是方式1.，完毕。对TMOD进行赋值时，拌了好久。打卡：今天是学习51单片机的第三天。工作方式0/1/2/3。

2022-11-28 21:41:59 5511 1

原创【FPGA & Verilog】手把手教你实现一个DDS信号发生器

这里用到的是mif文件，里面保存了数种波形（正弦波，方波，三角波，锯齿波）的点值，这些点值是由前期采样得来的，然后编写verilog代码，实现功能选择（波形选择等），在quartus中配置所选器件的ROM，将mif文件加载进去，在代码中调用rom中的数据，然后仿真时绘制显示波形，这时显示的是离散的数字信号，可以在仿真端modsim里选择模拟信号显示。这里用的是matlab编程，生成正弦波，方波，三角波，锯齿波，然后利用Fs采样频率对其采样，提取其离散值保存到创建的mif文件中。信号发⽣器的设计与实现。

2022-11-24 10:48:44 4729 6

原创【Quartus | verilog 系列】实现 3-8译码器

如何使用quartus创建工程

2022-11-23 17:50:04 5044 3

原创 Python学习记录人脸识别实例（一）使用Pycharm

或者在pycharm中文件——设置——项目——解释器——旁边“ + ”，输入opencv-python即可。1. 利用Opencv，就是代码中的cv2，使用前要导入即 import。2. opencv的安装，可以在终端用pip install。

2022-09-05 22:33:46 2869

m0_51956878的博客