xinming0705的博客

原创 亚稳态的理解与沿数据采集正确性的理解

重点：之前的不理解主要是没有考虑到FF1输出的信号有Tco、Tpd延迟，传输到FF2的输入端，就满足了Tsu和Thd的时序要求了。

原创 Mark Debug记录1

1、通过综合网标或者原理图或者在源码中添加make debug标志，并在setup debug中设置了触发条件、采样深度等，那不需要在代码中添加ILA IP核。这是因为选项会自动将所选信号连接到一个调试核心（ILA 或 VIO），并在设计中隐式包含了调试 IP，无需手动在代码中实例化 ILA。

转载 一文搞懂SPI通信协议

SPI的原理及工作模式

转载 Verilog端口类型的选择？wire还是reg型

(2)show_cnt定义时为输出端口，可以为reg类型，也可以为wire类型，但是例化时连接此端口的信号类型必须为wire类型。原文链接：https://blog.youkuaiyun.com/m0_55879969/article/details/123471865。(1)模块定义时new_data为输入端口，必须为wire型，而例化时，连接此端口的信号类型可以为wire型，也可以为reg型。模块定义时的端口类型和例化时连接端口的信号类型可以不一致。

原创 wire reg类型选择

原创 @（posedge clk）的用法

alway 后面不跟就是一直执行，比如我们经常在TESTBENCH里用到的always #5 clk=~clk就是clk一直每隔5个时钟单元翻转，也就是定义周期为10的时钟信号。2、alway @ 后面跟的是你的事件触发信号，比如（posedge clk)意思就是当clk上升沿时触发你下面的程序。always@（posedge clk）表示的是每个clk上升沿事件做某事，常常表示的是时序逻辑。@：事件的意思，@（posedge clk）表示的是clk上升沿这个事件，1、always:“一直做某事”