FPGA异步时钟域未约束效果（vivado）

FPGA异步时钟域未约束效果（vivado）

当我们在FPGA设计中使用异步时钟域时，如果不进行合适的约束处理，可能会导致设计出现各种问题。

在Vivado中，我们可以通过设置时序约束来解决这个问题。下面是一个简单的示例代码，假设我们有两个时钟信号：CLK_A和CLK_B，其中CLK_A为主时钟，CLK_B为从时钟。

always @(posedge CLK_A) begin
   // 主时钟域的代码
end

always @(posedge CLK_B) begin
   // 从时钟域的代码
end

在上面的代码中，我们分别使用posedge来触发CLK_A和CLK_B的执行，这时主时钟域的代码将按照CLK_A的频率进行操作，而从时钟域的代码将按照CLK_B的频率进行操作。

为了避免由于异步时钟域而导致的时序问题，我们需要添加时序约束，并指定时钟之间的关系。在本例中，我们需要将CLK_A定义为主时钟，CLK_B定义为从时钟，并将它们的关系设置为ASYNC。

这可以通过以下代码实现：

# Set main clock
create_clock -name clk_a -period 10.0 [get_ports {CLK_A}]
# Set derived clock
create_generated_clock -name clk_b -source [get_ports {CLK_B}] -divide_by 2 \
                       -master_clock clk_a [get_pins blk_in