fpga系列 HDL：03 Vivado 用时序逻辑电路设计计数器（posedge clk+reg [7:0] memory）

• 小梅哥Xilinx FPGA学习笔记3——时序逻辑电路设计之计数器， 实现led的定时亮灭
• 时序逻辑需要按照时钟行动（一般使用always @(posedge clk)，posedge clk告诉始终块在时钟信号的上升沿触发时执行），