58，Verilog-2005标准篇：组合式UDP

在组合式 UDP 中，输出状态完全由当前输入状态决定。每当输入状态发生变化时，UDP 就会进行评估，并将输出状态设置为状态表中与所有输入状态相匹配的行所对应的输出值。所有未明确指定的输入组合都将使输出状态变为未知值 x。

下面的示例定义了一个具有两个数据输入和一个控制输入的多路复用器：

从上面的例子可以看出，当控制等于 0、数据 A 等于 1、数据 B 等于 0 时，输出复用器等于 1。输入组合 0xx（控制=0，数据 A=x，数据 B=x）未指定输出，如果仿真期间出现这种组合，输出端口mux的值将变为 x。使用?的多路复用器的描述可简写如下：

点赞加关注博主（ID：FPGA小飞）的博文，咱们一起系统学习verilog最终标准IEEE Std 1364-2005吧！