3.3时序逻辑电路的时序问题210809

时序问题

• 时序逻辑电路中，触发器在时钟上升沿到达时将D复制到输出Q,这个过程称为在时钟沿对D进行采样。
• D在进行采样的时候必须保持稳定
• 类似于拍照片，物体在相机的孔径时间必须保持稳定，如果不稳定，会发生亚稳态现象

输入时序约束

• 建立时间:t_setup=数据在时钟沿之前必须保持稳定的时间(稳定，即不改变)
• 保持时间:t_hold=数据在时钟沿之后必须保持稳定的时间
• 孔径时间:t=数据在时钟沿附近必须保持稳定的时间(t_a= t_setup + t_hold)
  

输出时序

• 最小延迟(clock-to-Q contamination delay):t_ccq=CLK上升沿到输出Q开始改变的时间
• 传播延迟(clock-to-Q propagation delay):t_pcq = CLK上升沿到输出Q稳定到最终值的时间(Q不再改变)
  

动态约束

• 同步时序电路的输入必须在时钟沿附近的孔径时间(建立和保持)保持稳定
• 特别的, 输入必须在如下时间稳定
  • 在时钟沿上升之前，输入必须在建立时间t_se