[PCIE]gen6 (上)

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已于 2025-07-02 20:32:07 修改 · 1.3k 阅读

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#硬件工程 #硬件架构

于 2025-06-22 17:57:08 首次发布

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PCIe Gen6（PCI Express 第6代）是较新一代的PCI Express标准，于2022年正式推出，并在2024年进一步发展和普及。以下是关于PCIe Gen6的详细信息：

1. 协议升级

1.1 信号传输与编码方式

PCIe Gen6采用了PAM4（四电平脉冲幅度调制）信号，相较于Gen5的NRZ（非归零）信号有以下特点：

（1）PAM4每周期传输2bit数据，能够以相同的频率实现两倍的吞吐率。

（2）电压电平从2个增加到4个，提供传输速率但增加了信号处理复杂度

（3）信号幅度变为1/3，SNR下降9.5db，导致误码率增加，需要更复杂的信号处理技术（如CTLE、FEC）来保证信号质量。

（4）pma4采用gray code 降低误码

（a）data stream中的全部bits都会加扰并格雷码

（b）不加扰的symbols不gray coded，如K码、EIEOS、FTS、EIEOS等

（c）half-scrambled TS0 order set symbol 可以在放射端选择是否gray coded

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PCIe 6.0 – 关于 PCI Express Gen6 您需要知道的一切

qq_43416206的博客

05-01

3039

幸运的是，PCIe 6.0 FEC 足够轻，对延迟的影响最小。在电气层上，PCIe 6.0 使用 PAM4 信号（“四级脉冲幅度调制”），每个时钟周期将 2 位组合为 4 个幅度级别（00、01、10、11），与 PCIe 5.0 和前几代相比，它使用 NRZ 调制，每个时钟周期 1 位和两个幅度级别 (0, 1)。虽然 PAM4 信号更容易出错，但由于调制技术的性质，与 PCIe 5.0 相比，通道损耗不受影响，因此 PCB 上 PCIe 6.0 信号的范围将与 PCIe 5.0 相同。

PCIE专项学习（十）物理层(gen3)

最新发布

zmuli的博客

09-19

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本文主要先介绍gen3的物理层。

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PCIe 6.0 标准概述

jkh920184196的博客

08-08

3252

虽然这些类型的系统存在于一些最先进的应用中，但它们并不是 PCIe 6.0 需求的主要市场驱动因素。得益于通过 PAM-4 信令的带宽双倍机制，PCIe 6.0 的 PCB 设计将遵循其他高速标准所使用的许多相同的高速 PCB 布局和布线技术。PCIe 的最新版本是 Gen6，即 PCIe 6.0。这种信号传输方法是 PCIe 的首创，也是我们在当前标准中看到的双倍数据速率的重要推动因素。采用 PAM-4 信号的 FEC 还有助于增加 PCIe 6.0 通道的范围，使其与 PCIe 5.0 通道基本相同。

PCIe Gen6相比Gen5的新特性、优化点

元直的博客

06-01

1203

PCIe Gen6相比Gen5的主要改进包括：采用PAM4编码实现64GT/s速率，每条Lane原始吞吐率翻倍；引入必选的前向纠错(FEC)技术，放宽链路误码率要求；增强信道均衡和链路训练协议；物理层设计更严格，需支持PAM4和FEC。尽管协议层对软件透明，但硬件实现要求更高，包括更复杂的PCB设计、升级的Retimer和更严格的信号完整性测试。Gen6可提供约1.6Tb/s带宽（x16配置），主要面向高性能计算、AI加速等场景，同时保持向下兼容性。

afagagagaa的博客

04-27

1756

FLIT 中有 6 B DLP 数据（非DLLP），其中前 2 B 是留给 FLIT ACK / NAK / Replay 用的，取代了 Gen5 中采用 DLLP 的 ACK / NAK 机制。之前是以 TLP 为单位进行事务传输，PCIe 6.0 以 FLIT 为单位进行事务传输，每个 FLIT 有 256 B 数据（格式如式1），每 B 数据占用 4 UI。堆，但如果学到的知识不成体系，遇到问题时只是浅尝辄止，不再深入研究，那么很难做到真正的技术提升。图1 x8 FLIT 格式。

PCIe Gen6新特性简介

元直的博客

05-30

1530

摘要：PCIe（Peripheral Component Interconnect Express）Gen6 是PCIe标准的最新一代技术，相较于PCIe Gen5，它引入了多项新特性以支持更高的带宽、更低的延迟和更好的信号完整性。以下将详细总结PCIe Gen6的新特性，与Gen5的对比，特别是在子系统验证和VIP（Verification IP）使用方面的差异，以及Gen6物理层（PHY Layer）编码方式的变化及其理解。PCIe Gen6新特性。

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目录 1.PCIe 6.0新特性 2.通道和PAM-4 3.FLIT 4.新的低功耗状态 5.在64GT/s下保持性能 6.PHY和控制器集成 7.测试和调试注意事项 8.总结 1.PCIe 6.0新特性 PCI Express(PCIe)6.0技术即将推出，对于高性能计算、AI和存储SoC开发者来说，理解并考虑如何最好地应对即将面对的关键变化，以及由此带来的设计挑战变得至关重要。这些变化包括从非归零(NRZ)转换到脉冲幅度调制4(PAM-4)信号导致对噪声的敏感性增加，转向FLow控制

[PCIe]Gen6 PAM4的功耗相比Gen5 NRZ增加了多少？

元直的博客

06-01

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在 PCIe Gen6 中，由于物理层从 NRZ 升级到 PAM4，信噪比 (SNR) 和抖动容限都大幅收紧，为了在误码率 (BER) 从典型的 10⁻¹² 放宽到 ≈10⁻⁶ 时还能保证端到端 BER ≤10⁻²⁵，– PAM4 每个符号承载 2 bit，眼图较窄，信噪比要求高，导致裸 BER 从 10⁻¹² 上升到 10⁻⁶ – 10⁻⁵。– 将 K 比特划分为 S 个长度为 m 的符号（m=8 或 10，取决于实现），例如 160 个 8-bit 符号。PAM4 的 BER 水平放宽至 10⁻⁶…

PCIE学习（6.0-＞6.1-＞6.2）

ln_evo的博客

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目的：记录学习PCIE

pcie gen4，gen5，gen6 新增特性说明

u012780083的博客

05-21

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相比较gen3；PCIe 4.0速度的升级算是例行公事，除此之外，PCIe 4.0在其他方面带来了哪些惊喜呢？我们按照spec的顺序，挑选重要的，进行一一揭晓！(以下内容均是基于PCIe 3.0作为对比)

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新规范还规定，在FLIT的32个双字（DW）边界内，每个FC/VC最多只能包含4个非NOP TLP，这是PCIe 6.0新增的规定。这样的设计是为了防止突发错误，特别是当错误发生在小于3个字节的情况下，能够有效地进行纠正，从而提升整个系统的稳定性和可靠性。在PCIe 6.0中，由于采用了PAM4信号调制技术，PAM4（脉冲幅度调制，四级）是一种信号调制技术，它在同一符号时间内通过四个不同的电压电平来传递两位数据。在之前的PCIe版本中，事务数据以可变长度的形式存在，称为TLP（事务层包）。

pcie gen6 ltss

07-27

### PCIe Gen6 中 LTSS（Long-Term Support Stable）支持与面试问题解析 PCIe Gen6 是 PCI Express 技术演进的重要阶段，其引入了多项物理层与协议层的革新。在企业级和工业级应用中，LTSS（Long-Term Support Stable）机制通常用于确保协议栈的稳定性、兼容性与长期维护能力。尽管 PCIe 官方规范中并未明确使用 LTSS 这一术语，但在实际工程实践中，LTSS 常用于描述 PCIe 协议栈中对长期稳定版本的支持策略，尤其在操作系统内核、驱动程序、固件及硬件 IP 核中具有重要意义。在 PCIe Gen6 的上下文中，LTSS 支持主要体现在以下几个方面： #### 1. 协议兼容性与向后支持 PCIe Gen6 在协议层上保持了对前代版本（Gen1–Gen5）的完全兼容，确保了旧设备可以在 Gen6 链路上正常工作。这种兼容性设计是 LTSS 支持的基础，使得企业可以在不更换现有设备的情况下逐步升级到 Gen6，从而延长硬件生命周期并降低维护成本[^3]。 #### 2. 固件与驱动的长期维护在 LTSS 模式下，操作系统和设备驱动通常会采用经过验证的稳定版本，避免频繁更新带来的兼容性问题。例如，Linux 内核的 LTS（Long-Term Support）版本会对 PCIe 子系统提供多年支持，包括错误修复和安全更新。这一策略在 PCIe Gen6 的部署初期尤为重要，因为新协议的稳定性需要时间验证[^3]。 #### 3. 硬件 IP 核的版本锁定在 FPGA 或 ASIC 设计中，PCIe Gen6 的硬核 IP（如 Xilinx 或 Intel 提供的 PCIe Gen6 控制器）通常支持版本锁定机制。这一机制允许设计者在项目生命周期内使用固定的 IP 版本，确保设计不会因 IP 更新而引入新问题。这种做法符合 LTSS 的核心理念，即“稳定优先”[^3]。 #### 4. 流控机制与错误恢复的稳定性优化 PCIe Gen6 引入了 Shared Flow Control（SFC）机制，优化了多通道与虚拟通道的资源管理。在 LTSS 模式下，流控参数通常被固化为经过验证的配置，以避免动态调整带来的不确定性。此外，Gen6 的 FLIT 模式与增强的 CRC 校验机制也增强了链路的稳定性，使得 LTSS 系统在高负载环境下仍能保持可靠运行[^2]。 #### 5. 长期支持的测试与验证策略 LTSS 模式下的 PCIe Gen6 系统通常需要经过严格的回归测试与压力测试，确保其在各种应用场景下的稳定性。测试内容包括但不限于链路训练、错误注入、长时间负载运行、热插拔操作等。这些测试流程通常被集成到 CI/CD 管道中，以支持持续集成与长期维护需求[^3]。 --- ### 示例代码：PCIe Gen6 LTSS 模式下的链路初始化配置（伪代码） ```c // PCIe Gen6 LTSS 模式下的链路初始化配置 void pcie_gen6_ltss_init() { // 锁定硬件 IP 版本为经过验证的稳定版本 lock_ip_version("Gen6_v1.2.3"); // 启用 FLIT 模式 enable_flit_mode(); // 设置固定的 Shared Flow Control 参数 configure_flow_control(SFC_MODE, FIXED_BUFFER_SIZE); // 启用增强 CRC 校验 enable_crc_protection(); // 使用预定义的链路训练参数 set_link_training_params(LTSS_TRAINING_PROFILE); // 初始化链路 start_link_training(64_GT_PER_S); // 检查链路状态 if (check_link_status() == LINK_UP) { printf("PCIe Gen6 LTSS Link is UP and stable\n"); } else { printf("PCIe Gen6 LTSS Link initialization failed\n"); } } ``` --- ###