[pcie]gen6 （中）FEC和CRC

接上一篇  gen6 上：[PCIE]gen6 (上)_pcie gen6-优快云博客

1.5 前向纠错（FEC）和CRC

PAM4信号的引入虽然提高了传输速率，但也增加了信号的脆弱性。为此，Gen6通过多层的纠错机制来达到低延迟高效率。

1.5.1 gen6传输可靠性指标

FBER：

first bit error rate,首位比特错误率,表示在链路接收端首次发生比特错误的概率。根据PCIe 6.0规范，FBER的目标值小于10^-6,表示每传输100w bit 就会有发生过bit error. FBER 仅考虑第一个产生错误的bit 概率，不考虑后续bit 的错误和突发误码。所以实际的BER会比FBER糟糕大约差一个量级。因此，FBER通常和其它参数结合使用以全面评估链路的误码率。pcie6.0 通过轻量级FEC（forward error correction）机制和低延迟retry 机制来降低FBER的影响。gen6 规范规定flit error after EEC 之后低于3X10^-5。

FIT：

failure in time.PCIe 6.0规范规定0<FIT<=1 for X16,即在10^9小时内出错次数不大于1.

1.5.2 FEC

Gen6的FEC机制通过发送冗余数据来实现错误检测和修正，从而避免了重传的需要。这种机制特别适用于对延迟敏感且无法容忍重传的应用场景，例如实时视频传输和高性能计算。

• 冗余数据流：FEC通过在原始数据中添加额外的纠错码字（ECC），形成一个完整的Flit（流量控制单元）。

• 三向FEC：<