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RSS订阅原创 Intel 五代至强的 PCIe 勘误解析（上）
Intel第四代与第五代至强可扩展处理器（Sapphire Rapids与Emerald Rapids）均采用LGA4677插座，支持每路80条PCIe 5.0通道。本文梳理了其PCIe/CXL链路相关四大勘误：1）L1状态下重均衡失效（EMR23）；2）降速后无法恢复全速（EMR126），因LeakyBucket事件后无法清除禁用位；3）低速窄宽下重传超时（EMR127）；4）断链或热插拔后首个带LCRC错误的TLP丢失（EMR141）。这些问题影响链路稳定性与设备识别，需通过SMM/PECI等机制规避，
2026-10-18 15:06:03
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原创 信号再生 vs. 信号放大：PCIe Retimer与Redriver的技术抉择与系统设计考量
但代价是更高的功耗（典型2-4W/通道对，Redriver为0.5-1.5W）、更大的延迟（约4-10ns vs. Redriver的0.1-0.5ns）以及更复杂的系统集成。必须采用Retimer（如用于CEM规范的器件），且需确保Retimer的参考时钟与主机同步（或使用SSC展频时钟透明模式）。现代PCIe Retimer（如5.0/6.0规格）需参与链路训练，转发有序集（TS1/TS2），管理SKP时钟补偿，甚至支持分叉（bifurcation）和多个Retimer级联的配置。否则Retimer。
2026-04-20 21:06:56
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原创 芯界互联一周年：连接 · 生长 · 回响
是你们的每一次点击、转发和“在看”，让我们确信：在信息碎片的时代，依然有人愿意静心阅读三千字的技术剖析，依然相信专业与专注的价值。但令人感动的是，无论外界声音如何，这个领域里的大多数人，依然保持着一种“工程师式的乐观”：相信问题总能被拆解，相信迭代的力量，相信长期主义。三百六十五天前，带着一种朴素的心愿出发——想为这个时代里奔跑的芯片人、科技人以及自己，留一盏灯，开一扇窗。接下来，芯界互联会更深入研发一线，倾听更多工程师的声音，关注国产供应链的细微突破，也会尝试用更生动的形式，呈现技术的魅力与产业的纵深。
2026-04-14 20:32:01
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原创 为什么3nm 造芯这么难？
当晶体管栅极的宽度缩小到3纳米级别（仅相当于几十个原子的宽度）时，根据量子力学，电子会像拥有“穿墙术”一样，即使在不该导通的情况下，也有一定概率直接穿过绝缘层，从源极“隧穿”到漏极。每一纳米的进步，背后都是对量子物理的更深理解、对材料科学的突破，以及对庞大供应链和资本的无情考验。这种原子级别的“瑕疵”不再是特例，而是常态，使得。在3纳米节点，可能需要经历数十次甚至上百次的EUV曝光步骤，任何一次曝光的不完美都会直接导致芯片缺陷。它将沟道从“鳍”状变成了多个堆叠的“纳米片”或“纳米线”，栅极实现了对沟道的。
2026-04-14 07:24:40
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原创 [AI GPU互联]博通 PEX89000 pcie switch
深圳信迈提供的AI服务器PCIE 4.0/5.0 SWITCH GPU扩展卡解决方案，支持博通PEX89104 PCIe SWITCH，该交换机支持PCIE GEN5 32Gbps，最多104条PCIE LAN，应用于服务器、数据中心和AI计算。深圳信迈提供的AI服务器PCIE 4.0/5.0 SWITCH GPU扩展卡解决方案，支持博通PEX89104 PCIe SWITCH，该交换机支持PCIE GEN5 32Gbps，最多104条PCIE LAN，应用于服务器、数据中心和AI计算。
2025-07-05 23:00:58
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原创 [CXL]系统架构
CXL Type 1 设备具有特殊的缓存一致性需求，这些设备需要实现完全一致的缓存。例如，在数据中心环境中，多个服务器可以通过CXL交换机连接到同一台MLD设备，每个服务器可以访问分配给自己的逻辑设备。包括GPU、FPGA和ASIC等，这些设备通常配备DDR或HBM内存，并通过CXL.cache协议实现与主机处理器的缓存一致性。CXL（Compute Express Link）是一种高性能的I/O总线架构，用于连接外围设备，这些设备可以是传统的非一致性I/O设备、内存设备或具有额外功能的加速器。
2025-07-04 23:25:39
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原创 [CXL]概述
CXL 3.0在性能和功能上进行了显著提升。属于 CXL 协议所定义的第三种（Type 3）设备类型，支持 JEDEC DDR4 和 DDR5 标准，兼容 CXL 1.1/2.0 规范，支持 PCIe5.0。CXL协议的演进体现了从单一设备内存扩展到多设备资源共享的转变，其核心目标是通过一致性内存访问和高效通信机制，解决现代计算系统中的内存墙和IO墙问题。CXL 3.2 引入了更多高级功能，如改进的池化内存管理和基于端口的路由（PBR），这些功能有助于优化内存资源的分配和管理，同时支持更灵活的拓扑结构。
2025-07-04 23:10:27
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原创 [AI GPU互联]NVIDIA ConnectX-8 SuperNIC
NVIDIA的ConnectX-8 SuperNIC是其AI网络产品组合的核心，旨在推动下一代AI网络的发展，形成加速、大规模的人工智能计算结构。基于ConnectX-8 的优化架构 2：1 的 GPU 到 NIC 配置下，经过优化的架构 为每个 GPU 提供 50 GB/s 的带宽，无论 GPU 或主机系统是PCIe5.0 或PCIe6.0。ConnectX-8 SuperNICs集成于下一代NVIDIA网络平台，提供强大的功能集，包括高级路由、基于遥测的拥塞控制能力以及增强的功率效率。
2025-07-03 20:29:11
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原创 [AI GPU互联]NVDIA 的芯片互联技术：NVLINK
NVLink 120GB/sGPU直连DGX-1NVLink 225GB/s缓存一致性+NVSwitchNVLink 350GB/sNVLink 4100GB/s光互连探索+CXL兼容NVLink 5200GB/sChiplet集成+AI优化协议四、NVLink的展望。
2025-07-03 20:25:59
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原创 [pcie]gen6 下 L0p
000b~100b： 触发L0p 操作流程协商工作link width 到target link width.为111b:link width 硬件动态调整。硬件动态：Device control 3 register.target link width=111b当pcie链路检测到空闲状态时，设备可以主动进入L0p状态。L0p 是pcie gen6 新引入的链路状态，是L0的子状态。（5）LINK WIDTH：当LINK WIDTH CHANGE.cmd为Request时表示请求的链路宽度。
2025-07-02 20:39:20
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原创 [pcie]gen6 （中）FEC和CRC
根据PCIe 6.0规范，FBER的目标值小于10^-6,表示每传输100w bit 就会有发生过bit error. FBER 仅考虑第一个产生错误的bit 概率，不考虑后续bit 的错误和突发误码。更强的 FEC 会导致更高的延迟，因为复杂性会随着纠正的符号数量呈指数增加。采用低密度奇偶校验码（low-density parity-check code）,核心是稀疏奇偶校验矩阵H-matrix，即矩阵中的“1”的数量远少于“0”的数量.这种稀疏结构使得LDPC码可以通过低复杂度的迭代译码算法进行解码。
2025-07-02 20:36:38
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原创 [PCIE]gen6 (上)
PCIe Gen6（PCI Express 第6代）是较新一代的PCI Express标准，于2022年正式推出，并在2024年进一步发展和普及。以下是关于PCIe Gen6的详细信息：1. 协议升级1.1 信号传输与编码方式PCIe Gen6采用了PAM4（四电平脉冲幅度调制）信号，相较于Gen5的NRZ（非归零）信号有以下特点：（1）PAM4每周期传输2bit数据，能够以相同的频率实现两倍的吞吐率。（2）电压电平从2个增加到4个，提供传输速率但增加了信号处理复杂度。
2025-06-22 17:57:08
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