FPGA 学习系列（3）：Verilog 组合逻辑设计

FPGA 学习系列（3）：Verilog 组合逻辑设计

在 FPGA 设计中，组合逻辑电路（Combinational Logic） 是最基础的逻辑单元之一，它由输入变量的当前状态决定输出，而不会涉及时钟信号。本篇博客将介绍 Verilog 组合逻辑设计的方法，包括 assign 语句、always 代码块，以及基本的组合逻辑模块，如逻辑门、加法器、比较器和多路选择器。

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1. 什么是组合逻辑？

组合逻辑是 无存储单元 的逻辑电路，其输出仅由当前输入决定。常见的组合逻辑电路包括：

• 逻辑门（AND、OR、NOT、XOR）
• 加法器
• 译码器（Decoder）
• 多路选择器（Multiplexer）
• 比较器

下图展示了一个典型的组合逻辑结构：

+------------+   输入信号 A
|            |   输入信号 B
|  组合逻辑  | --->  输出信号 Y
|  计算单元  |
+------------+

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2. Verilog 组合逻辑设计方法

Verilog 组合逻辑通常使用以下两种方式实现：

2.1 assign 语句（数据流建模）

assign 语句用于定义组合逻辑，适用于简单的逻辑关系：

assign y = a & b;  // 逻辑与
assign sum = a + b;  // 加法