FPGA 学习系列（4）：Verilog 时序逻辑设计

FPGA 学习系列（4）：Verilog 时序逻辑设计

在 FPGA 设计中，时序逻辑（Sequential Logic） 是构建存储和控制电路的关键部分，与组合逻辑不同，时序逻辑依赖时钟信号（Clock）和寄存器（Register）来存储和处理数据。本篇博客将介绍 Verilog 时序逻辑设计的基本方法，包括 always @(posedge clk) 语法、寄存器、触发器以及有限状态机（FSM）设计。

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1. 什么是时序逻辑？

时序逻辑依赖 时钟信号 进行数据存储和更新。典型的时序逻辑电路包括：

• 触发器（D 触发器、JK 触发器等）
• 移位寄存器（Shift Register）
• 计数器（Counter）
• 有限状态机（Finite State Machine, FSM）

下图展示了一个典型的时序逻辑结构：

+------------+  时钟输入 clk
| 寄存器单元 |  输入信号 D
|  (触发器)  | --->  输出信号 Q
+------------+

时序逻辑的核心特点：

1. 存储数据：状态由寄存器存储，直到下一个时钟沿更新。
2. 同步更新：所有时序逻辑电路在时钟信号的上升沿或下降沿触发。
3. 受时序约束：数据更新必须满足建立时间（Setup Time）和保持时间（Hold Time）。

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2. Verilog 时序逻辑设计方法

2.1 always