cadence工具NC-verilog对宏的要求

最新推荐文章于 2025-10-11 10:21:26 发布
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本文探讨了在不同EDA工具中，宏定义后加分号的影响。指出在VCS、spyglass和verdi等工具中，加分号不会导致错误，但在NC中则会引发编译失败。提醒开发者注意这一细节，避免潜在的编译问题。

定义一个宏 ·define xxx 12；
一般来说12后面是不用加分号的，但是加了分号，在VCS或者spyglass或者verdi中都不会报错，但是在NC中就编译不过。
这一点要注意

巴山小将
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