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原创 微处理器重要技术之——存储器架构

介绍处理器缓存基础知识

2022-07-04 16:56:07 1445

原创 微处理器重要技术之——片上总线（AXI）

AMBA 协议介绍的续篇，AXI 协议的介绍

2022-07-04 16:37:42 2989

原创 微处理器重要技术之——片上总线（AMBA为例）

介绍AMBA系列的AHB和APB总线

2022-07-01 11:41:38 1995

原创 集成电路期刊会议

集成电路领域的重要期刊会议

2022-06-30 20:38:32 1732

原创 一个非常简单的CPU

介绍一个简单的1位 CPU

2022-06-16 15:09:00 2390

原创 微处理器重要技术之——流水线

介绍 CPU 流水线基础知识

2022-06-13 20:53:47 6564

原创 数字电路的明珠——CPU，也谈RISC-V

介绍几种比较著名的 CPU 架构

2022-06-10 17:32:58 2179

原创 标准单元的 Cell 种类

介绍标准单元库里都有哪些单元

2022-06-06 18:57:27 4748

原创 后端流程之布局——Floorplanning

介绍后端设计Floorplan的基本概念及布局的原则

2022-05-30 11:17:02 4041

原创 再谈标准单元技术

目录标准网络网格式布线系统要求的库设计规则设计尺寸单位λ对齐输入和输出高度固定，宽度可变半网格单元尺寸布线通道标准网络标准版图系统把每样东西都以一个标准网格作为对准的基础，使得工具能够自动布线并保证标准单元整体布置的可操作性。一个网格式布线器的导线只能有几种固定的宽度并且只能放在预先确定了坐标的网格上。设计规则决定了网格尺寸。假设工艺规定 Metal 1导线的最小宽度为1微米，最小间隔也是1微米，那么两条导线的中心线之间相距2微米，就确定网格间距是2微米。那么网格式布线器只能沿网格线从一个交叉点到另一

2022-05-27 13:53:49 1118

原创 时钟树综合（CTS）

介绍时钟树综合（CTS）的概念以及相关要求

2022-05-19 19:59:34 17431

原创 Innovus——数据准备和验证

介绍使用Innovus之前需要准备的数据

2022-05-15 20:02:13 10218

原创 OCEAN 电路仿真

介绍利用 Cadence OCEAN 进行电路脚本仿真的方法

2022-05-08 14:55:09 3265

原创 数字电路功耗分析基础

介绍数字电路功耗来源及建模方法。

2022-05-01 11:41:35 2805

原创 数字电路时序分析基础

介绍了数字电路单元延时以及建模，这些是时序分析的基础。

2022-04-30 21:41:31 3524

原创 LEF文件介绍及其生成

介绍LEF文件及其生成方法

2022-04-28 18:12:54 28721

转载 DC的逻辑综合与优化

介绍了DC综合过程中的优化手段

2022-04-01 13:35:37 6348

原创 DC综合流程

介绍了Synopsys Design Compiler综合流程，包括设计读入、约束设计、报告查看等。

2022-03-30 15:50:28 10000

原创 Synopsys Design Compiler基础

介绍了Synopsys的综合工具Design Compiler

2022-03-29 13:51:55 4231

原创 NC-Verilog仿真

本篇以Cadence的NC Verilog为例介绍了RTL仿真的基础知识。

2022-03-29 09:13:08 4877 1

原创 Verilog硬件描述语言

简单介绍Verilog基础知识

2022-03-28 16:38:48 3974

原创 TCL语言

介绍TCL脚本语言的基础知识

2022-03-28 14:57:04 1936

转载 如何挑选标准单元库

标准库里各种工艺角的含义

2022-03-26 20:58:26 897

原创 大规模数字设计的特点

博主之前做的事情基本是在Cadence Virtuoso里手动搭电路，画Schematic，做DC、Tran仿真，手动画版图，基本上类似于模拟电路的设计流程。而大规模数字设计和模拟设计有很大的不同，所以在这篇文章里先简单介绍一下数字设计的特点。

2022-03-25 15:10:42 993

原创 CentOS下安装Synopsys Design Compiler软件避坑指南

在CentOS下安装Synopsys系列软件遇到的问题

2022-03-11 10:12:21 5312 6

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