VCS仿真vivado IPcore

VCS仿真VIVADO IPcore需要注意以下几个点。
1、一些ip的仿真文件房子ip的sim目录下，需要将其添加进去，譬如memory的core。一些ip的仿真文件包含的子模块就在同一层目录，譬如pll，这些子模块文件必须添加进去。
2、需要添加的仿真库放在xxx/Vivado/2016.04/data/verilog/src下面（我用的是2016版所有，不同的版本安装路径可能略有差别）。由于我只使用了memory和pll这两种ip，所以只添加了unisims，unimacro和retarget。在filelist中的写法是 +libext+.v -y /xxx/Vivado/2016.04/data/verilog/src/unisims。需要使用到retarget是因为我手动例化了原语IBUFG，这个原语不在unimacro中而是在retarget中。这点和ISE不同，ISE的这个原语就在unimacro中。
3、memory的仿真文件放在生成ip的目录下的ipstatic/simulation/中的。这点和ise也不一样，ise是统一房子XilinxCoreLib中的。
4、记得在顶层例化glbl模块。
5、vivado生成的一些ip的仿真模型（譬如浮点相关的）是vhdl的。这样用vcs仿真需要混合编译，比较麻烦。可以在vivado中，先将包含ip的工程编译，然后使用write_verilog -cell [ip_cell] -mode funcsim xxx.v。来将vhdl转化为verilog的模型。